社区
其他硬件开发
帖子详情
vivado 使用ddr3问题
iceloard
2019-08-12 05:06:48
如题,在使用ddr3的IP核时,通过对29位地址的使用可以控制从ddr3的各个区域读出或写入地址,目前遇到的问题是:
当我向70_0000到1900_0000处地址写入数据时,导致我之前存放在20_0000到40_0000的数据出现错误,这是由于什么原因?
...全文
321
回复
打赏
收藏
vivado 使用ddr3问题
如题,在使用ddr3的IP核时,通过对29位地址的使用可以控制从ddr3的各个区域读出或写入地址,目前遇到的问题是: 当我向70_0000到1900_0000处地址写入数据时,导致我之前存放在20_0000到40_0000的数据出现错误,这是由于什么原因?
复制链接
扫一扫
分享
转发到动态
举报
写回复
配置赞助广告
用AI写文章
回复
切换为时间正序
请发表友善的回复…
发表回复
打赏红包
基于
vivado
的
DDR3
仿真
本文详细讲述了在
Vivado
中
使用
黑金开发例程进行
DDR3
模型配置和仿真过程中遇到的
问题
,包括DDR模型的添加、位宽匹配及关键信号行为解析。重点介绍了如何在testbench中实例化两个ddrmodel以确保正确初始化。
vivado
中XADC和
DDR3
一起调用
在
Vivado
中同时
使用
XADC核和
DDR3
核时,可能会遇到实例数量超过类型XADC的站点数的
问题
。解决方法是禁用
DDR3
核中的XADC部分,并将XADC核采集的温度值传递给device_temp_i。
解决
VIvado
编程中遇到的bug 5
本文总结了在
使用
Vivado
和Quartus进行FPGA开发时遇到的常见错误及其解决方法,包括
Vivado
布局错误、XADC与
DDR3
核冲突、Quartus语法错误等
问题
。
vivado
使用
过程
问题
集合
本文介绍了在
使用
Vivado
过程中遇到的两个常见
问题
及其解决方案:一是点击RTLANALYSIS下的OpenElaboratedDesign导致
Vivado
闪退的
问题
,解决方法是直接通过项目文件夹中的.xpr文件启动
Vivado
;二是遇到73052-UltraScale/UltraScale+
DDR3
/DDR4 IP错误[Mig66-119]PhyCoreRegeneration&StitchingFailed的情况,可以通过升级到更高版本的
Vivado
来避免该
问题
。
vivado
/MIGip核仿真过程中init_calib_complete信号无法拉高
问题
博主在
Vivado
实现
DDR3
存储项目,学习MIG IP核
使用
时,发现仿真中init_calib_complete信号无法拉高。介绍了
ddr3
_model添加方法和tb文件例化方法,指出
问题
原因是
ddr3
_model模型参数与
DDR3
IP核参数不对应,将文件中x8改成x16后
问题
解决。
其他硬件开发
2,432
社区成员
4,281
社区内容
发帖
与我相关
我的任务
其他硬件开发
硬件/嵌入开发 其他硬件开发
复制链接
扫一扫
分享
社区描述
硬件/嵌入开发 其他硬件开发
社区管理员
加入社区
获取链接或二维码
近7日
近30日
至今
加载中
查看更多榜单
社区公告
暂无公告
试试用AI创作助手写篇文章吧
+ 用AI写文章