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VHDL学习中用的到的下载
学习有帮助，所以可已看啊看啊，绝对值得，呵呵
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VHDL语法学习笔记：一文掌握VHDL语法 今天给大侠带来FPGA 之 VHDL 语法学习笔记，话不多说，上货。 VHDL语法学习笔记 一、VHDL简介 1.1 VHDL 的历史 VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit Hardware Description...
VHDL硬件描述语言学习笔记（二） 文章目录1.3 VHDL语言要素1.3.1 VHDL文字规则1.3.2 数据对象1.3.3 VHDL数据类型1.3.4 VHDL中的表达式1.4 VHDL顺序语句（Sequential）3.4.1 对象与赋值语句1.4.2转向控制语句 1.3 VHDL语言要素 四类语言要素： 数据...
VHDL学习 VHDL学习 （本学习以MAXPLUS10为工具软件） 第一章、 VHDL程序的组成 一个完整的VHDL程序是以下五部分组成的： 库（LIBRARY）：储存预先已经写好的程序和数据的集合 程序包（PACKAGE）：声明在设计中将用到的...
vhdl7我学习得第一个fpga项目——倒计时显示 当开关作用，led亮并且保持，每隔一秒，计数器开始从16减到0，用数码管显示，并保持。 2.思路： 1)两个分频器，一个给1s钟的倒计时计数，一个用于驱动数码管。 2)一个计数开关，控制倒计时开始 3）数码管译码电路...
学习日志之VHDL(1)——VHDL语言 VHDL文字描述规则： VHDL数据类型有如下几种： VHDL文字描述规则： 1. 数字表示法 >整数： 23_342e2=2334200 >实数： 23_345.332_12=23345.33212（一定要加上浮点） >以数字基数表示的数：10#12#e2=...
学习日志之VHDL（2）——细节扫盲 在VHDL中用来定义数据的类型可以分为两块，一块是VHDL已经预定义好的类型，这些类型包含在库中，另一些是用户自己能操作的自定义库。 1. VHDL预定义库（这些不需要声明就能用的） boolean {false,true} ...
基于FPGA的VHDL语言呼吸灯设计 网上的各种资料讲解地不是很全，希望能把自己的思考分享给大家，一同学习。 有不足的地方希望大家能指出，共同进步！ 1.系统概述 本设计在AlteraCyclone II EP2C35 平台上，利用锁相环、计数器等数字电路，产生...
VHDL基础 学习笔记 最近一直忙着学校里的活动，所以没怎么更新，上周活动忙完了，正好也借着数电实验的机会，重新学习一下VHDL的编程。以下是转自360doc的教程： ————————————————————————————————...
VHDL学习2 关于VHDL语言的学习 一．一个系统用VHDL描述，整体上包括库，程序包，实体和结构体。 实体：就是整个系统，如果给整个系统取个名字的话，那么这个名字就是实体名。实体描述有固定的语句： entity 实体名 is ...
vhdl8三种方式实现38译码器 原因我在结构体中用了process（a），去掉就可以了。 2.when_else最后一行是要加上；的 3.有的时候，端口不便于赋值，可以使用signal。 仿真： 要注意：这里没有用时钟，要删除constant和关于时钟的操作 2....
VHDL语法简单总结 VHDL语法简单总结 (2012-04-01 11:23:32) 转载▼ 标签： it 分类： Quartus/VHDL/verilog 一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置...
VHDL设计时钟，产生时分秒信号并用数码管显示 本文主要介绍如何用VHDL设计一个时钟（可以产生时分秒的信号），然后用数码管显示出时分秒。 设计思路： 设计两个模块，一个模块负责产生时分秒的信号，另一个模块负责驱动数码管显示出时分秒的时间。然后在顶层模块...
从Verilog到VHDL Posted by : shinemoonFiled under : 技术从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的...
VHDL，process(进程) 中变量(variable)和信号(signal)的区别，仿真对比 在进程中，信号赋值在进程结束时起作用（即整个进程执行到最后一条语句时进程接下来挂起时，数据才发生带入），而变量赋值是立即起作用的。如果在一个进程中多次为一个信号赋值时，只由最后一个值会起作用；而当为...
VHDL与Verilog硬件描述语言TestBench的编写 VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个...
[转]从Verilog到VHDL：基本语法 从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的SystemVerilog的标准化，将Verificati...
