ISE环境下的数字钟下载

weixin_39821228 2019-09-30 01:30:16

可实现闹钟，整点报数，软件复位，校正时、分信息。
但是由于做得匆忙，注释没有写。慎点。
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可实现闹钟，整点报数，软件复位，校正时、分信息。但是由于做得匆忙，注释没有写。慎点。

多功能数字钟代码基于Basys2实验板 ISE开发环境 verilog 编程语言实验已经下载验证通过

ppt是书的辅助书上目录第1章同步技术的概念及FPGA基础 1 1.1 数字通信中的同步技术 2 1.2 同步技术的实现方法 4 1.2.1 两种不同的实现原理 4 1.2.2 常用的工程实现途径 5 1.3 FPGA概念及其在信号处理中的应用 6 1.3.1 基本概念及发展历程 6 1.3.2 FPGA的结构和工作原理 8 1.3.3 FPGA在数字信号处理中的应用 14 1.4 Xilinx器件简介 15 1.4.1 Xilinx器件概况 15 1.4.2 Spartan系列器件 17 1.4.3 Virtex系列器件 18 1.5 设计语言及环境简介 19 1.5.1 VHDL语言 19 1.5.2 ISE环境及综合仿真工具 22 1.5.3 FPGA设计流程 28 1.5.4 MATLAB软件 31 1.5.5 MATLAB与ISE的数据交互 34 1.6 小结 35 第2章 FPGA实现数字信号处理基础 37 2.1 FPGA中数的表示 38 2.1.1 莱布尼兹与二进制 38 2.1.2 定点数表示 39 2.1.3 浮点数表示 40 2.2 FPGA中数的运算 43 2.2.1 加/减法运算 43 2.2.2 乘法运算 46 2.2.3 除法运算 48 2.2.4 有效数据位的计算 49 2.3 有限字长效应 51 2.3.1 字长效应的产生因素 51 2.3.2 A/D变换的字长效应 52 2.3.3 系统运算中的字长效应 53 2.4 FPGA中的常用处理模块 55 2.4.1 乘法器模块 55 2.4.2 除法器模块 60 2.4.3 浮点运算模块 62 2.4.4 滤波器模块 64 2.4.5 数字频率器模块 67 2.5 小结 68 第3章锁相技术原理及应用 71 3.1 锁相环的工作原理 72 3.1.1 锁相环路的模型 72 3.1.2 锁定与跟踪的概念 73 3.1.3 环路的基本性能要求 74 3.2 锁相环的组成 75 3.2.1 鉴相器 75 3.2.2 环路滤波器 76 3.2.3 压控振荡器 77 3.3 锁相环路的动态方程 77 3.3.1 非线性相位模型 77 3.3.2 线性相位模型 79 3.3.3 环路的传递函数 80 3.4 锁相环路的性能分析 82 3.4.1 暂态信号响应 82 3.4.2 环路的频率响应 84 3.4.3 环路的稳定性 86 3.4.4 非线性跟踪性能 87 3.4.5 环路的捕获性能 89 3.4.6 环路的噪声性能 90 3.5 锁相环路的应用 92 3.5.1 环路的两种跟踪状态 92 3.5.2 调频解调器 93 3.5.3 调相解调器 94 3.5.4 调幅信号的相干解调 94 3.5.5 锁相调频器 95 3.5.6 锁相调相器 95 3.6 小结 96 第4章载波同步的FPGA实现 97 4.1 载波同步的原理 98 4.1.1 载波同步的概念及实现方法 98 4.1.2 锁相环的工作方式 99 4.2 锁相环路的数字化模型 100 4.2.1 数字鉴相器 100 4.2.2 数字环路滤波器 101 4.2.3 数字控制振荡器 102 4.2.4 数字环路的动态方程 103 4.3 输入信号建模与仿真 104 4.3.1 工程实例需求 104 4.3.2 输入信号模型 105 4.3.3 输入信号的MATLAB仿真 107 4.4 载波同步环的参数设计 109 4.4.1 总体性能参数设计 110 4.4.2 数字鉴相器设计 111 4.4.3 环路滤波器及数控振荡器设计 114 4.5 载波同步环的FPGA实现 116 4.5.1 顶层模块的VHDL实现 116 4.5.2 IIR低通滤波器的VHDL实现 119 4.5.3 环路滤波器的VHDL实现 123 4.5.4 同步环路的FPGA实现 125 4.6 载波同步环的仿真测试 126 4.6.1 测试激励的VHDL设计 126 4.6.2 单载波输入信号的仿真测试 129 4.6.3 调幅波输入信号的仿真测试 133 4.6.4 关于载波环路参数的讨论 136 4.7 小结 138 第5章抑制载波同步的FPGA实现 139 5.1 抑制载波同步的原理 140 5.1.1 平方环工作原理 140 5.1.2 同相正交环工作原理 141 5.1.3 判决反馈环工作原理 142 5.2 输入信号建模与仿真 144 5.2.1 工程实例需求 144 5.2.2 DPSK调制原理及信号特征 144 5.2.3 DPSK信号传输模型及仿真 145 5.3 平方环的FPGA实现 147 5.3.1 改进的平方环原理 147 5.3.2 环路性能参数设计 148 5.3.3 带通滤波器设计 149 5.3.4 顶层模块的VHDL实现 151 5.3.5 带通滤波器的VHDL实现 155 5.3.6 其他模块的VHDL实现 159 5.3.7 FPGA实现后的仿真测试 160 5.4 同相正交环的FPGA实现 162 5.4.1 环路性能参数设计 162 5.4.2 低通滤波器VHDL实现 163 5.4.3 其他模块的VHDL实现 165 5.4.4 顶层模块的VHDL实现 165 5.4.5 FPGA实现后的仿真测试 168 5.4.6 同相支路的判决及码型变换 169 5.5 判决反馈环的FPGA实现 171 5.5.1 环路性能参数设计 171 5.5.2 顶层模块的VHDL实现 172 5.5.3 积分判决模块的VHDL实现 176 5.5.4 FPGA实现后的仿真测试 178 5.6 小结 179 第6章自动频率控制的FPGA实现 181 6.1 自动频率控制的概念 182 6.2 最大似然频偏估计的FPGA实现 183 6.2.1 最大似然频偏估计的原理 183 6.2.2 最大似然频偏估计的MATLAB仿真 185 6.2.3 频偏估计的FPGA实现方法 187 6.2.4 CORDIC核的使用 189 6.2.5 顶层文件的VHDL实现 192 6.2.6 频偏估计模块的VHDL实现 195 6.2.7 FPGA实现及仿真测试 198 6.3 基于FFT载频估计的FPGA实现 200 6.3.1 离散傅里叶变换 200 6.3.2 FFT算法原理及MATLAB仿真 202 6.3.3 FFT核的使用 204 6.3.4 输入信号建模与MATLAB仿真 207 6.3.5 基于FFT载频估计的VHDL实现 208 6.3.6 FPGA实现及仿真测试 211 6.4 FSK信号调制解调原理 212 6.4.1 数字频率调制 213 6.4.2 FSK信号的MATLAB仿真 214 6.4.3 FSK相干解调原理 217 6.4.4 AFC环解调FSK信号的原理 218 6.5 AFC环的FPGA实现 220 6.5.1 环路参数设计 220 6.5.2 顶层模块的VHDL实现 222 6.5.3 鉴频器模块的VHDL实现 225 6.5.4 FPGA实现及仿真测试 226 6.6 小结 227 第7章位同步技术的FPGA实现 229 7.1 位同步的概念及实现方法 230 7.1.1 位同步的概念 230 7.1.2 滤波法提取位同步 231 7.1.3 数字锁相环位同步法 232 7.2 微分型位同步的FPGA实现 234 7.2.1 微分型位同步的原理 234 7.2.2 顶层模块的VHDL实现 235 7.2.3 双相时钟信号的VHDL实现 238 7.2.4 微分鉴相模块的VHDL实现 240 7.2.5 单稳触发器的VHDL实现 241 7.2.6 控制及分频模块的VHDL实现 243 7.2.7 位同步形成及移相模块的VHDL实现 244 7.2.8 FPGA实现及仿真测试 246 7.3 积分型位同步的FPGA实现 248 7.3.1 积分型位同步的原理 248 7.3.2 顶层模块的VHDL实现 250 7.3.3 积分模块的VHDL实现 254 7.3.4 鉴相模块的VHDL实现 255 7.3.5 FPGA实现及仿真测试 256 7.4 改进位同步技术的FPGA实现 258 7.4.1 正交支路积分输出门限判决法 258 7.4.2 数字式滤波器法的工作原理 260 7.4.3 随机徘徊滤波器的VHDL实现 260 7.4.4 随机徘徊滤波器的仿真测试 262 7.4.5 改进的数字滤波器工作原理 263 7.4.6 改进滤波器的VHDL实现 264 7.5 小结 266 第8章帧同步技术的FPGA实现 267 8.1 异步传输与同步传输的概念 268 8.1.1 异步传输的概念 268 8.1.2 同步传输的概念 269 8.1.3 异步传输与同步传输的区别 269 8.2 起止式同步的FPGA实现 270 8.2.1 RS-232串口通信协议 270 8.2.2 顶层模块的VHDL实现 272 8.2.3 时钟模块的VHDL实现 274 8.2.4 数据接收模块的VHDL实现 276 8.2.5 数据发送模块的VHDL实现 278 8.2.6 FPGA实现及仿真测试 280 8.3 帧同步码组及其检测原理 283 8.3.1 帧同步码组的选择 283 8.3.2 间隔式插入法的检测原理 284 8.3.3 连贯式插入法的检测原理 285 8.3.4 帧同步的几种状态 286 8.4 连贯式插入法帧同步的FPGA实现 287 8.4.1 实例要求及总体模块设计 287 8.4.2 搜索模块的VHDL实现及仿真 290 8.4.3 校核模块的VHDL实现及仿真 293 8.4.4 同步模块的VHDL实现及仿真 298 8.4.5 帧同步系统的FPGA实现及仿真 303 8.5 小结 304

为什么要学学习指导篇: 对于FPGA初学者来说,什么是FPGA?为什么要学习FPGA?怎么学习FPGA?这三个是我们最先会面对的大问题,我们只有搞明白、弄清楚了这三个问题,才能有目的、有计划的去掌握这门技术,否则,我们学习FPGA的愿望只是空中楼阁而已。学习指导篇包含哪些内容:该篇以什么是FPGA、为什么要学习FPGA、怎么学习FPGA为主线,详细的讲解了FPGA是什么、FPGA有什么用, FPGA发展前景,以及FPGA职业待遇,并且在该基础上,我们还进一步详细讲解了如何从一个什么都不会的FPGA初学者成长到无所不知、无所不能的一个FPGA工程师。为什么要学数字电路篇: 数字电路是FPGA的敲门砖、垫脚石,为什么这样说呢,因为数字电路主要的内容就是逻辑和时序,而逻辑与时序就是FPGA设计的核心。逻辑无非就是与门、或门、非门 ,时序无非就是锁存器、触发器、寄存器等等,再复杂的设计也就是用这些基本电路搭起来的,那么我们只有知道了这些基本电路的功能才能搭建出想要的电路。数字电路篇包含了哪些内容:该篇是从数字逻辑最基础的0和1入手,以逻辑代数为基础详细来讲解与门、或门、非门等基本门电路的功能,又以基本的门电路为基础,进一步学习了组合逻辑电路,其中不同的与或非门组合,可构造出不同的组合逻辑电路,例如编码器、译码器、数据选择器等。接下来在组合逻辑电路的基础上,我们又进一步了解学习时序逻辑电路,时序逻辑电路不同于组合逻辑电路,时序逻辑电路能做到组合电路做不到的事情,那就是让电路具有“记忆”功能,如寄存器、计数器等。最后,我们深入探讨读者最为关心的可编程器件的内部结构和原理,为进一步学习FPGA原理打下了基础。为什么要学硬件语法篇: 大家都知道软件设计使用软件编程语言,例如我们熟知的C、 Java等等,而FPGA设计使用的是HDL语言,例如VHDL和Verilog HDL,说的直白点, FPGA的设计就是逻辑电路的实现,就是把我们从数字电路中学到的逻辑电路功能,使用硬件描述语言Verilog/NHDL)描述出来,这需要设计人员能够用硬件编程思维来编写代码,以及拥有扎实的数字电路功底。硬件语法篇包含了哪些内容:该篇不仅仅是介绍了Verilog HDL基本概念和语法,更着重讲解了Verilog HDL的基本设计思想及优良的代码书写规范和风格。为什么要学软件工具篇: Altera的开发环境为Quartus ll, xilinx的开发环境为ISE( IntegratedSoftware Environment ),这里我们选择的是Altera的器件,所以开发环境为Quartus ll, Quartus11开发软件是Altera公司为其FPGA芯片设计的集成化专用开发工具,是Altera最新一代功能更强的集成EDA开发软件,使用Quartus 1l可完成从设计输入,综合适配,仿真验证到下载调试的整个设计过程。Quartus 11集成了Modelsim-Altera, SignalTap工具,可以直接调用来完成设计任务的仿真及调试。软件工具篇包含了哪些内容:该篇不仅讲解了如何使用Quartus 1l软件、ModelSim和SignalTapll软件,还讲解了PLL. ROM,RAM,FIFO、 DDRIP核的使用。从第一个新工程建立,管脚分配,程序下载及工程仿真,工程调试等一系列图文操作手把手带领读者掌握软件的操作,更进一步铺开来详细讲解软件的操作界面及菜单说明,功能使用。解决读者在学习上遇到的最棘手的“软”问题,为进一步学习实战篇奠定了基础。为什么要学项目实战篇: 前面的篇章多为理论知识,而这一篇是结合开发板实物,从理论上升到实践,将前面的基础知识运用到实际的工程项目当中。项目实战篇包含哪些内容:我们例举三人表决器、数字时钟、多终端点歌系统、数字示波器、数码相框、USB2.0摄像头和千兆网络摄像头这七个实际的工程项目,手把手带领大家从分析工程、分解工程、到最终实现工程。通过逐个解决工程中的实际问题,来学习原汁原味的FPGA设计。本篇一改传统教程里逐个讲解外设的方法,巧妙的将所有外设功能放在实际项目当中讲解,使读者1意X上做到了现现,活学活用。

算术逻辑部件ALU实验报告实验目的熟悉硬件描述语言及开发环境，了解硬件系统开发的基本过程。掌握ALU基本设计方法和简单运算器的数据传送通路。验证ALU的功能。实验环境硬件环境：安装有Windows 7 或以上操作系统的PC，THINPAD教学计算机。软件开发：FPGA开发工具软件Xilinx ISE 12.3或以上。实验内容根据实验原理中的要求，用VHDL语言实现一个简单的ALU。在教学计算机THINPAD上验证实现的ALU的功能。实验原理算术逻辑部件ALU的主要功能是对二进制数据进行定点算术运算、逻辑运算和各种移位操作等。算术运算包括定点加减乘除运算，逻辑运算主要用逻辑与、逻辑或、逻辑异或和逻辑非等操作。ALU通常有两个数据输入端A和B输出操作数，一个数据输出端Y以及标志位输出结果，通过输入操作码op来确定所要进行的操作，本实验通过实现一个状态机，根据状态机状态的变化来输人操作数及操作码，并最终实现不同的运算，将结果和标志位呈现出来。本实验中的ALU要求实现基本的算术运算、逻辑运算、移位运算等，具体功能如下： "操作码 "功能 "描述 " "ADD "A+B "加法 " "SUB "A-B "减法 " "AND "A and B "与 " "OR "A or B "或 " "XOR "A xor B "异或 " "NOT "not A "取非 " "SLL "A sll B "逻辑左移B位 " "SRL "A srl B "逻辑右移B位 " "SRA "A sra B "算术右移B位 " "ROL "A rol B "循环左移B位 " ALU的输入数据为16位，操作码op为4位，算术运算时数据用补码表示。实验步骤本实验通过VHDL语言实现一个比较简单的ALU模块。用VHDL语言编写ALU功能代码，并用状态机对其进行控制，使其完成实验要求的操作。操作码和操作数的输入用微型开关SW0~SW15,计算结果的输出用数字机上的LED灯来展示。将代码下载到教学机的FPGA中，并调试完成。在THINPAD教学机上运行时，RST和时钟均用手动开关或按钮，便于演示。操作码和操作数在开关SW0~SW15上输入，为便于观察和调试，每次ALU得到操作数，最好可以在LED上显示一下，最后的运算结果在L0~L15上显示，标志位可自行选择显示方法。状态机如下： RST -> 状态0 输入操作数A -> CLK -> 状态1 输入操作数B -> CLK ->状态2 输入操作码op 输出操作结果r -> CLK -> 状态3 输出标志位 ->CLK ->状态0 实验主要代码如下：（5）记录实验结果： "操作码 "A "B "结果 "标志位 "与预期一致" "ADD 0000 "00000000000000"000000000000000"000000000000001"0000 "一致 " " "01 "1 "0 " " " "SUB 0001 "00000000000000"000000000000000"111111111111111"0101 "一致 " " "00 "1 "11 " " " "ROL 1001 "11110000000000"000000000000000"111000000000000"0100 "一致 " " "00 "1 "1 " " " 思考题时序电路。实验总结通过该实验，我们小子熟悉了硬件描述语言的基本语法与调试方式。掌握了ALU的基本设计方法，并对XilinxISE开发环境有了更加深入的了解，学会了如何设计工程、如何仿真，对THINPAD教学机器也更加熟悉了。 ----------------------- ALU实验报告全文共4页，当前为第1页。 ALU实验报告全文共4页，当前为第2页。 ALU实验报告全文共4页，当前为第3页。 ALU实验报告全文共4页，当前为第4页。

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