verilog 为啥不用括号，要用begin end

theboynoName 2019-10-13 08:56:32

begin end显得程序好乱

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轩满满 2022-04-29

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从芯片角度来看，begin/end才是清楚的

worldy 2021-04-27

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语法约定而已，无需纠结

Unknown_Fighter 2021-04-26

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verilog的{}是位拼接运算符

seedundersnow 2021-04-14

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不过是两个符号而已。用什么形式并无区别。

m3m4 2021-04-08

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pascal用了begin/end被称为优雅的编程语言之一。

IamReason 2021-04-08

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哈哈~~~~

菜菜别闹 2021-04-07

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我也觉得是设计verilog规范的人真的是脑子秀逗了现在代码乱的要死一大堆的begin end 烦都烦死了

Verilog基本代码结构及常用语句always、begin...end解读线性反馈以为寄存器（LFSR）

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