Verilog HDL程序设计与实践--云创工作室编著下载

weixin_39820535 2019-10-21 10:00:15

有点大，分为两部分（上和下），还有一个超星阅读器
第1章　EDA设计与Verilog　HDL语言概述
　　1.1　EDA设计概述
　　1.1.1　EDA技术简介
　　1.1.2　EDA与传统电子系统设计方法
　　1.1.3　可编程逻辑器件对EDA技术的要求
　　1.2　Verilog　HDL语言简介
　　1.2.1　硬件描述语言说明
　　1.2.2　Verilog　HDL语言的历史
　　1.2.3　Verilog　HDL语言的能力
　　1.2.4　Verilog　HDL和VHDL语言的比较
　　1.2.5　Verilog　HDL和C语言的比较
　　1.3　Verilog　HDL语言的描述层次说
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有点大，分为两部分（上和下），还有一个超星阅读器第1章　EDA设计与Verilog　HDL语言概述　　1.1　EDA设计概述　　1.1.1　EDA技术简介　　1.1.2　EDA与传统电子系统设计方法　　1.1.3　可编程逻辑器件对EDA技术的要求　　1.2　Verilog　HDL语言简介　　1.2.1　硬件描述语言说明　　1.2.2　Verilog　HDL语言的历史　　1.2.3　Verilog　HDL语言的能力　　1.2.4　Verilog　HDL和VHDL语言的比较　　1.2.5　Verilog　HDL和C语言的比较　　1.3　Verilog　HDL语言的描述层次说明　　1.3.1　Verilog　HDL语言描述能力综述　　1.3.2　系统级和算法级建模　　1.3.3　RTL级建模　　1.3.4　门级和开关级建模　　1.4　基于Verilog　HDL语言的CPLD/FPGA开发流程　　1.5　Verilog　HDL语言的可综合与仿真特性　　1.5.1　VerilogHDL语句的可综合性说明　　1.5.2　Verilog　HDL语句的仿真特性说明　　1.6　本章小结　　1.7　思考题　　第2章　Verilog　HDL基础与开发平台操作指南　　2.1　Verilog　HDL程序开发的必备知识　　2.1.1数字的表示形式　　2.1.2常用术语解释　　2.1.3　Verilog　HDL程序的优劣判断指标　　2.2　Verilog　HDL程序设计模式　　2.2.1　自顶向下的设计模式　　2.2.2层次、模块化模式　　2.2.3　IP核的重用　　2.3　Xilinx　Spartan　3E系列FPGA简介　　2.3.1　Spartan　3E系列FPGA简介　　2.3.2　Spartan　3E系列FPGA结构说明　　2.4　ISE快速入门　　2.4.1　ISE操作基础　　2.4.2　新建工程　　2.4.3　Verilog　HDL代码的输入与功能仿真　　2.4.4　Xilinx　IP核的使用　　2.4.5　用户约束输入　　2.4.6　综合与实现　　2.4.7　器件配置　　2.5　ModelSim快速入门　　2.5.1　ModelSim仿真软件的安装　　2.5.2　在ModelSim中指定Xilinx的仿真库　　2.5.3　ModelSim的基本操作　　2.6　本章小结　　2.7　思考题　　第3章　Verilog　HDL程序结构　　3.1　程序模块说明　　3.1.1　Verilog　HDL模块的概念　　3.1.2　模块的基本结构　　3.1.3　端口说明　　3.2　Verilog　HDL的层次化设计　　3.2.1　Verilog　HDL层次化设计的表现形式　　3.2.2　模块例化　　3.2.3　参数映射　　3.2.4　在ISE中通过图形化方式实现层次化设计　　3.3　Verilog　HDL语言的描述形式　　3.3.1　结构描述形式　　3.3.2　行为描述形式　　3.3.3　混合设计模式　　3.4　本章小结　　3.5　思考题　　第4章　Verilog　HDL语言基本要素　　4.1　标志符与注释　　4.1.1　标志符　　4.1.2　注释　　4.2　数字与逻辑数值　　4.2.1　逻辑数值　　…… 　　第5章　面向综合的行为描述语句　　第6章　面向验证和仿真的行为描述语句　　第7章　系统任务和编译处理语句　　第8章　Verilog　HDL可综合设计的难点解析　　第9章　高级逻辑设计思想与代码风格　　第10章　可综合状态机开发实例　　第11章　常用逻辑的Verilog　HDL实现　　第12章　Xilinx硬核模块的调用　　第13章　串口接口的Verilog　HDL设计　　参考文献

FPGA基于VerilogHDL的电子时钟----开发平台Quartus II整体框架分频模块时钟计时模块时间设置模块防抖模块显示扫描模块秒表模块视频展示代码资源整体框架本次电子时钟功能：时钟计时功能，时间设置功能（设置的时间是时钟的功能），秒表计时功能三种功能。由于verilog的模块（module）概念，因此设计顺序是自顶而下，首先设计电子时钟的顶层文件，确定每个模块之间的联系。上图是电子时钟的原理图。分频模块向秒表计时模块和时钟计时模块输入100Hz（0.01s）和1Hz（1 s）的频率用来

这次来设计一个3线-8线译码器： ##3线-8线译码器的功能； ##如何用always语句、case语句进行逻辑功能的描述。 3线-8线译码器功能：（1）实现逻辑函数；（2）实现存储系统的地址译码；（3）带使能段的译码器可用作数据分配器或脉冲分配器。 ##译码是编码的逆过程，3线-8线译码器可以将n位二进制代码可译成2n种电路状态。译码器框图如下所示。 always语句的相关解释：时序控制...

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