FPGA数字时钟设计问题

qq_45854178 2019-11-14 04:09:47
求大佬指点，是个刚接触verilog语言的小白 数字时钟设计要求: 1.基本计时和基本显示功能 ①显示24小时②动态扫描显示③显示格式88-88-88 2.能调整设置当前时间(时，分，秒)
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芯王国 2019-11-14
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引用 楼主 qq_45854178的回复:
求大佬指点，是个刚接触verilog语言的小白 数字时钟设计要求: 1.基本计时和基本显示功能 ①显示24小时②动态扫描显示③显示格式88-88-88 2.能调整设置当前时间(时，分，秒)
可以帮你做，QQ2972880695
xilinx ISE 14.5 使用教程（相当详细）
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