维特比译码verilog程序下载

weixin_39822095 2019-12-02 08:00:15

（2,1,3）卷积码的维特比译码程序，verilog语言编写，模块可以直接使用
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（2,1,3）卷积码的维特比译码程序，verilog语言编写，模块可以直接使用

assign pseudo_in_s1 = sync_s1 ? {7'b0,1'b1} : {pseudo_out_s1[6:1],pseudo_out_s1[7] ^ pseudo_out_s1[0],pseudo_out_s1[7]}; always @(phi1 or pseudo_in_s1) if (phi1) pseudo_in_s2 = pseudo_in_s1; always @(phi2 or pseudo_in_s2) if (phi2) begin pseudo_out_s1 = pseudo_in_s2; delayed_bit_s1 <= #2880 pseudo_out_s1[7]; end assign orig_bit_s1 = pseudo_out_s1[7];

自己写的卷积码编译码程序，已经测试通过程序无bug，欢迎大家下载参考

卷积码编码、维特比译码源代码包括三个编译码文件，213编译码，217编译码等

基于维特比译码的卷积码源代码大家可以试一下

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