fpga LVDS接口数据眼图异常

[史迪仔大战皮卡丘]

在测试FPGA与phy间的信号完整性时，发现眼图质量有问题，图形如下

测试方法如下图，已经很靠近接收端了，而且fpga内部使能了100欧匹配

实在不知道这个问题是如何产生的，请各位大神指导！

[史迪仔大战皮卡丘]

你好，有试过加内部上拉，但是没有什么效果

引用 1 楼 CL3_14 的回复:

调节下FPGA的驱动能力，目前的是多少？

[会飞的蚂蚁0]

能不能画上传一下那一块的电路图看看？

[史迪仔大战皮卡丘]

多谢帮助，大概画了一个草图

引用 3 楼 CL3_14 的回复:

能不能画上传一下那一块的电路图看看？

[史迪仔大战皮卡丘]

补充一下，phy和fpga之间的走线是按照50欧姆做的，电容均靠近接收端

引用 4 楼 史迪仔大战皮卡丘 的回复:

多谢帮助，大概画了一个草图

引用 3 楼 CL3_14 的回复:

能不能画上传一下那一块的电路图看看？

[会飞的蚂蚁0]

用的什么型号的PHY ，PHY 芯片有个Radj 摆幅调节电阻,可以试试。 看你的这个简图。可以理解为两个百兆的PHY 对接？

[史迪仔大战皮卡丘]

1）PHY用的AR8033，试过调节输出电压的peak to peak，除了眼睛高一点，别的没啥变化。
2）我们试过phy的输出和fpga断开，并加一个端接电阻，测出来的眼图质量很好（下图），但是接上fpga就变差，所以觉得跟输出的关系不大

3）又做了一个测试：将fpga输出差分信号到自己的另外一对差分管脚，外部加100欧，测出来的效果如下，上升沿不单调，眼图交点很大

引用 6 楼 CL3_14 的回复:

用的什么型号的PHY ，PHY 芯片有个Radj 摆幅调节电阻,可以试试。
看你的这个简图。可以理解为两个百兆的PHY 对接？

[会飞的蚂蚁0]

调节下FPGA的驱动能力，目前的是多少？

[会飞的蚂蚁0]

1. PHY芯片的驱动能力问题。
2.FPGA里面设置的差分，偏置电阻设置的太小（百欧姆），造成FPGA吃了太多的电流。可以查一下FPGA那边设置的偏置电阻是多少？