DDS相位累加器流水线结构的改下载

weixin_39821228 2020-03-11 03:30:20

DDS相位累加器流水线结构的改.非常不错的资料
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DDS相位累加器流水线结构的改.非常不错的资料

基于FPGA的并行高速相位累加器的设计.pdf

摘要：分析了DDS中流水线结构及输入数据在其中移动的特点，提出了一种DDS流水线结构的改进方案，给出了实现的方法并作了仿真，分析了对DDS电路性能的改进方案。关键词： DDS流水线改进的流水线结构 DDS(Direct Digital Synthesizer)以其频率分辨率高、转换速度快及波形变换灵活等特点.已广泛应用于通讯、雷达、GPS、蜂窝基站及HDTV等领域。DDS相位字长及运算速度决定了DDS的性能1,相位累加器、移相加法器及LUT的字长越长，频率分辨率及波形精度越高相位截尾误差越小2,目前DDS相位累加器的位数一般在32～48位之间；而时钟频率越高，输出频率的范围越大

DDS在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等方面都远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。利用DDS技术可以很方便地实现多种信号。本设计的核心部分正是基于DDS技术，进行所需中频信号源的设计。

DDS频率控制器源码Verilog可调频率

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