FPGA的IO脚输出电压低，会是什么原因？

[jshzp]

altera的IO脚，相应的VCCIO电压是连接的3.3V，接在16位数据总线上，总线上接了4.7K下拉电阻，Direction设置成了Bidir，I/O Standard设置成了3.3-V LVTTL，Current Strength设置成8mA。

示波器观察，当FPGA输出数据到总线上时，低电平是0V，但是高电平只有大约1.4V。

是哪里没设置对吗？还是芯片坏了？望指教，谢谢

[jgj58]

1、BANK电压确认设置正确； 2、I/O可以设置成上拉、下拉或浮空这三种状态。没有别的设置。 3、总线接上拉电阻吧，很少下拉，本来就电平不高为什么还下拉呢。 4、测量下那个bank的所有I/O高电平对不对。

[jgj58]

去掉下拉看看

[fly 100%]

是不是下拉太强了

[jshzp]

引用 2 楼 行走的红茶 的回复:

是不是下拉太强了

感谢楼上的回复
去掉下拉，同时还断开其它所有连接，让IO口悬空状态。再观察，高电平为2.3V，然后把I/O Standard改成2.5V（default），居然高电平有2.5V了。
当某个IO脚设置成不同的IO Standard时，其内部应该选择了不同的电路。3.3VTTL的电压比2.5V还要低，是不是说明3.3VTTL对应的内部电路，已经坏了？

[jshzp]

引用 1 楼 jgj58 的回复:

去掉下拉看看

谢谢回复
不改变设置的情况下，去掉下拉电阻后，IO脚不接负载情况下，电压高了些，达到2V多。
4.7K下拉电阻只有0.7mA，IO脚电流设置的是8mA，应该不是被电阻拉垮了的原因。

[jgj58]

你选择的是哪个BANK，它支持的是2.5V吧？

[hufuju_com]

总线上接了4.7K下拉电阻是没有意义的取消吧，设置成推挽输出，测试看看

[jshzp]

引用 6 楼 hufuju_com 的回复:

总线上接了4.7K下拉电阻是没有意义的取消吧，设置成推挽输出，测试看看

设置成推挽输出，在哪里设置？谢谢

[jshzp]

引用 5 楼 jgj58 的回复:

你选择的是哪个BANK，它支持的是2.5V吧？

芯片型号EP4CE10F17C8，bank2和bank3，可以支持3.3V，因为有3.3V LVTTL这个选项。

[anstxfw]

请问你的问题解决了吗，我用STM32与FPGA进行FMC通讯，发现MCU读FPGA的数据时，数据总线的高电平大概1.8V左右，FPGA 设置为3.3V LVTTL