FPGA的IO脚输出电压低，会是什么原因？

jshzp 2020-04-26 08:48:18

altera的IO脚，相应的VCCIO电压是连接的3.3V，接在16位数据总线上，总线上接了4.7K下拉电阻，Direction设置成了Bidir，I/O Standard设置成了3.3-V LVTTL，Current Strength设置成8mA。

示波器观察，当FPGA输出数据到总线上时，低电平是0V，但是高电平只有大约1.4V。

是哪里没设置对吗？还是芯片坏了？望指教，谢谢

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anstxfw 2022-05-31

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请问你的问题解决了吗，我用STM32与FPGA进行FMC通讯，发现MCU读FPGA的数据时，数据总线的高电平大概1.8V左右，FPGA 设置为3.3V LVTTL

jshzp 2020-04-27

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引用 5 楼 jgj58 的回复:

你选择的是哪个BANK，它支持的是2.5V吧？

芯片型号EP4CE10F17C8，bank2和bank3，可以支持3.3V，因为有3.3V LVTTL这个选项。

jshzp 2020-04-27

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引用 6 楼 hufuju_com 的回复:

总线上接了4.7K下拉电阻是没有意义的取消吧，设置成推挽输出，测试看看

设置成推挽输出，在哪里设置？谢谢

hufuju_com 2020-04-27

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总线上接了4.7K下拉电阻是没有意义的取消吧，设置成推挽输出，测试看看

jgj58 2020-04-27

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你选择的是哪个BANK，它支持的是2.5V吧？

jshzp 2020-04-27

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引用 1 楼 jgj58 的回复:

去掉下拉看看

谢谢回复
不改变设置的情况下，去掉下拉电阻后，IO脚不接负载情况下，电压高了些，达到2V多。
4.7K下拉电阻只有0.7mA，IO脚电流设置的是8mA，应该不是被电阻拉垮了的原因。

jshzp 2020-04-27

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引用 2 楼行走的红茶的回复:

是不是下拉太强了

感谢楼上的回复
去掉下拉，同时还断开其它所有连接，让IO口悬空状态。再观察，高电平为2.3V，然后把I/O Standard改成2.5V（default），居然高电平有2.5V了。
当某个IO脚设置成不同的IO Standard时，其内部应该选择了不同的电路。3.3VTTL的电压比2.5V还要低，是不是说明3.3VTTL对应的内部电路，已经坏了？

fly 100% 2020-04-27

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是不是下拉太强了

jgj58 2020-04-27

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去掉下拉看看

jgj58 2020-04-27

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1、BANK电压确认设置正确； 2、I/O可以设置成上拉、下拉或浮空这三种状态。没有别的设置。 3、总线接上拉电阻吧，很少下拉，本来就电平不高为什么还下拉呢。 4、测量下那个bank的所有I/O高电平对不对。

Xilinx FPGA中，主要通过原语实现差分信号的收发：OBUFDS（差分输出BUF），IBUFDS（差分输入BUF）,若没有使用差分信号原语，则在引脚电平上没有LVDS的选项（IO Planning PlanAhead）......

课程以实际项目为背景，详细介绍XILINX 7系列FPGA硬件设计，项目案例板卡标准PCIE卡，FPGA采用Xilinx的XC7A100T-2FGG676I系列FPGA，整板硬件包括FPGA电路， DDR3电路，外围接口电路，加上时钟和控制逻辑等辅助电路，形成一个完整的、一体化的数字系统硬件平台。课程提供项目的原理图和PCB文件。课程资料仅对购买课程的学员提供。

3.3V-5V电平转换电路　　如上图，左端接3.3VCMOS电平，可以是STM32、FPGA等的IO口，右端输出为5V电平，实现3.3V到5V电平的转换。　　现在来分析下各个电阻的作用(抓住的思路是三极管的Vbe导通时为恒定值0.7V左右)：　　假设没有R87，则当US_CH0的高电平直接加在三极管的BE上，>0.7V的电压要到哪里去呢?　　假设没有R91，当US_CH0电平状态不确定时，默认是要Trig输出高电平还是低电平呢?因此R91起到固定电平的作用。同时，如果无R91，则只要输入>0.7V就导通三极管，门槛电压太低了，R91有提升门槛电压的作用(可参见第二小节关于蜂鸣器的分析)。　　但

RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、设计概述本板作为千兆机内帧的接收板，主要功能是接收千兆机内帧控制器输入的显示数据，经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、具体设计 3．1 SDRAM.SCH  使用一片86脚，TSOP封装的SDRAM  可以使用64M，128M的SDRAM。使用64M芯片时21脚（A11）NC  DQM[3:0]接地，CKE接3.3V电源 3．2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS（EPCS4）  25M时钟和RESET接PLL1的输入端  FPGA附加电路：FLASH，EEPROM，温度传感，天光亮度传感  FLASH的CS#接地，WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。千兆PHY地址为00001；百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3．3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片每个百兆芯片需要760mA工作电流 3．4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口，使用MEDIA选择管脚选择接口类型  引脚设置如下：信号类型信号名称引脚 IO 功能描述连接方式与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据，与RXC同步在100BASE-TX和RGMII模式下，只有RXD[3:0]有效经过排阻和FPGA相连（如图19） TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据，与GTXCLK同步在100BASE-TX和RGMII模式下，只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟，MAC提供的125M时钟，用于同步发数据 RX_ER 113 O RX_DV高，RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟，可以达到12.5M 与FPGA相连，与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出指示灯信号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时钟信号 XTALI 124 I 5421的外接25M参考时钟接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟，用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟，由XTALI倍频产生的125M时钟信号输出接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,

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