用Verilog HDL设计一个闰年计算器，计算的时间范围是1900年-2100年，年份的输入用开关采用BCD码的方式，输出为一个发光二极管，发光二极管亮为闰年

灿若黎明 2020-05-25 02:31:58
虽然这段代码可以运行，但是功能不对 ，2100它判断为闰年，其实不是闰年，但是找不到语句的问题，有没有大佬指点一下哪里有问题
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老皮芽子 2020-05-26
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费劲，也不知道贴代码，贴个图好麻烦
灿若黎明 2020-05-26
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引用 6 楼 qq_708907433的回复:
还忘记了z 的位宽只有4位少了，需要16位 output [15:0] z
好的 非常感谢
灿若黎明 2020-05-26
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不知道我这样写对不对，而且2100它也判断为闰年，应该有问题，我不知道怎么改，求教
老皮芽子 2020-05-26
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还忘记了z 的位宽只有4位少了，需要16位 output [15:0] z
老皮芽子 2020-05-26
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你说的正确
灿若黎明 2020-05-26
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引用 3 楼 qq_708907433的回复:
z=a*1000+b*100+c*10+d ; 就是把ABCD 4个十进制数转换成16进制数。ABCD不用专门转换。
a,b,c,d都是四位二进制 0001 1001 0000 0000 表示1900 ，然后判断1900是不是闰年，我是这个意思，和您的一样吗？
老皮芽子 2020-05-26
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z=a*1000+b*100+c*10+d ; 就是把ABCD 4个十进制数转换成16进制数。ABCD不用专门转换。
灿若黎明 2020-05-26
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引用 1 楼 qq_708907433的回复:
费劲，也不知道贴代码，贴个图好麻烦
您好 谢谢您的回答。我的输入是BCD码，想调用trans实现BCD转成十进制，在做闰年判断 如果删除调用，BCD不能转十进制吧？
verilog hdl语言简易十进制计算器
使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘，输出为数码管，可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编订。
verilog HDL 高效二进制转bcd码程序(下载请看软件说明)
占用资源少、移植性好、扩展方便的verilog HDL二进制转bcd码程序 下载的朋友请在 bcd <= result; 的前面加上 result[0] = bin[B_SIZE-1]; 由此造成的不便请见谅 CSDN文档上传后不能删除，这点也让我纠结
VerilogHDL编写的4位BCD码转BIN码输出
Quartus 完整的工程，verilog HDL语言编写，主要用于单片机直接读取4片BCD拔码开关，通过16位并行总线输出
Verilog HDL BCD七段译码器
Verilog HDL 组合逻辑电路的设计——BCD七段译码器
8421BCD码计数器（内含文档及Verilog HDL设计代码）
计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来， clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。
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