vhdl设计的秒表程序下载

weixin_39821746 2020-06-02 12:30:33

vhdl设计的秒表程序
含有三个子模块

CNT10

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity CNT10 is
port(count:out std_logic_vector(3 downto 0);
cout:out std_logic;
cin,rst,clk:in std_logic);
end CNT10;
architecture behavioral of CNT10 is
signal counter:std_lo
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基于VHDL的秒表计数器，12864液晶显示，基于ISE的开发平台

vhdl设计的秒表程序含有三个子模块 CNT10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT10 is port(count:out std_logic_vector(3 downto 0); cout:out std_logic; cin,rst,clk:in std_logic); end CNT10; architecture behavioral of CNT10 is signal counter:std_logic_vector(3 downto 0); begin process(clk,rst) begin if rst='1'then counter<="0000";cout<='0'; elsif clk'event and clk='1' then if cin='1' then if counter="1001"then counter<="0000";cout<='1'; else counter<=counter+"0001"; cout<='0'; end if; end if; end if; end process; count<=counter; end behavioral; CNT6 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT6 is port(count:out std_logic_vector(3 downto 0); cout:out std_logic; cin,rst,clk:in std_logic); end CNT6; architecture behavioral of CNT6 is signal counter:std_logic_vector(2 downto 0); begin process(clk,rst) begin if rst='1'then counter<="000";cout<='0'; elsif clk'event and clk='1' then if cin='1' then if counter="101"then counter<="000";cout<='1'; else counter<=counter+"001"; cout<='0'; end if; end if; end if; end process; count(2 downto 0)<=counter; count(3)<='0'; end behavioral; CLKGEN library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CLKGEN is port(CLK:in std_logic; NEWCLK:out std_logic); end CLKGEN; architecture one of CLKGEN is SIGNAL CNTER:INTEGER RANGE 0 TO 16#270F#; BEGIN PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1'THEN IF CNTER=16#270# THEN CNTER<=0; ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) BEGIN IF CNTER =16#270F# THEN NEWCLK<='1'; ELSE NEWCLK<='0'; END IF ; END PROCESS; END one;

分模块设计，基于vhdl的秒表设计，，基于quartus9.0版本设计的秒表，可启动暂停，适合于初学者，

0.01秒到一小时的数字秒表，可实现计时，清零等功能~

用modelsim软件和VHDL语言，设计一个数字秒表。该系统具有以下功能： 1．计时功能：该数字秒表采用6个数码管输出显示，由低到高位分别为1/100秒、 1/10 秒、秒、10秒、分、10分；要求计时准确、显示清晰、稳定。 2．控制功能：秒表设有一个启动/停止控制端和一个清零端，以便秒表能随时启动停止和清零复位。 3．报时功能：当秒表计时达60分钟时，系统报警，蜂鸣器响3声或LED闪烁3次，每次报警或闪烁的时间间隔为1秒。

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