基于verilog HDL 的8051 IP核开发下载

weixin_39821228 2020-06-22 11:00:37
Verilog HDL (Hardware Description Language) 是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051 IP核开发,很好的学习资料。
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有点大,分为两部分(上和下),还有一个超星阅读器 第1章 EDA设计与Verilog HDL语言概述   1.1 EDA设计概述   1.1.1 EDA技术简介   1.1.2 EDA与传统电子系统设计方法   1.1.3 可编程逻辑器件对EDA技术的要求   1.2 Verilog HDL语言简介   1.2.1 硬件描述语言说明   1.2.2 Verilog HDL语言的历史   1.2.3 Verilog HDL语言的能力   1.2.4 Verilog HDL和VHDL语言的比较   1.2.5 Verilog HDL和C语言的比较   1.3 Verilog HDL语言的描述层次说明   1.3.1 Verilog HDL语言描述能力综述   1.3.2 系统级和算法级建模   1.3.3 RTL级建模   1.3.4 门级和开关级建模   1.4 基于Verilog HDL语言的CPLD/FPGA开发流程   1.5 Verilog HDL语言的可综合与仿真特性   1.5.1 VerilogHDL语句的可综合性说明   1.5.2 Verilog HDL语句的仿真特性说明   1.6 本章小结   1.7 思考题   第2章 Verilog HDL基础与开发平台操作指南   2.1 Verilog HDL程序开发的必备知识   2.1.1数字的表示形式   2.1.2常用术语解释   2.1.3 Verilog HDL程序的优劣判断指标   2.2 Verilog HDL程序设计模式   2.2.1 自顶向下的设计模式   2.2.2层次、模块化模式   2.2.3 IP核的重用   2.3 Xilinx Spartan 3E系列FPGA简介   2.3.1 Spartan 3E系列FPGA简介   2.3.2 Spartan 3E系列FPGA结构说明   2.4 ISE快速入门   2.4.1 ISE操作基础   2.4.2 新建工程   2.4.3 Verilog HDL代码的输入与功能仿真   2.4.4 Xilinx IP核的使用   2.4.5 用户约束输入   2.4.6 综合与实现   2.4.7 器件配置   2.5 ModelSim快速入门   2.5.1 ModelSim仿真软件的安装   2.5.2 在ModelSim中指定Xilinx的仿真库   2.5.3 ModelSim的基本操作   2.6 本章小结   2.7 思考题   第3章 Verilog HDL程序结构   3.1 程序模块说明   3.1.1 Verilog HDL模块的概念   3.1.2 模块的基本结构   3.1.3 端口说明   3.2 Verilog HDL的层次化设计   3.2.1 Verilog HDL层次化设计的表现形式   3.2.2 模块例化   3.2.3 参数映射   3.2.4 在ISE中通过图形化方式实现层次化设计   3.3 Verilog HDL语言的描述形式   3.3.1 结构描述形式   3.3.2 行为描述形式   3.3.3 混合设计模式   3.4 本章小结   3.5 思考题   第4章 Verilog HDL语言基本要素   4.1 标志符与注释   4.1.1 标志符   4.1.2 注释   4.2 数字与逻辑数值   4.2.1 逻辑数值   ……   第5章 面向综合的行为描述语句   第6章 面向验证和仿真的行为描述语句   第7章 系统任务和编译处理语句   第8章 Verilog HDL可综合设计的难点解析   第9章 高级逻辑设计思想与代码风格   第10章 可综合状态机开发实例   第11章 常用逻辑的Verilog HDL实现   第12章 Xilinx硬核模块的调用   第13章 串口接口的Verilog HDL设计   参考文献

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