数字电路验证System verilog Chn&Eng;下载

weixin_39821620 2020-06-23 12:30:33
本资源包含sv的英文技术手册和中文开发手册,非常实用;是uvm开发的基础。SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力
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