VHDL 原理图编辑8位全加器实验报告下载

weixin_39821260 2020-10-26 04:30:47

VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会
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VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

实验一用原理图输入方法设计8位全加器 1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。半加器的设计：半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： 全加器的设计: 全加器原理图如下：…………………………………………………………………………………………………………………………………………………………

课程主要讲解基于simulink的hdl coder模块组的使用方法，学会使用hdl coder搭建算法模型，校验模型并能自动生成可以下载到FPGA运行的Verilog或VHDL代码，学会testbench文件的自动生成和modelsim模型的验证。...

实验一利用原理图输入法设计4位全加器 一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。 1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。半加器h-adder由与门、同或门和非门构成。四位加法器由4个全加器构成三、实验内容： 1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。 QuartusII设计流程见教材第五章:QuartusII应用向导。 2.设计1位全加器原理图 （1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol) （3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。（5）创建缺省（Default）符号：在 File菜单中选择 Create Symbol Files for Current File 项，即可创建一个设计的符号，该符号可被高层设计调用。 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图. 4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。给出波形图，并分析仿真结果是否正确。 "1位半加器： " "原理图： " " " " " "仿真波形： " " " "1位全加器： " "原理图： " " " "仿真波形： " " " "4位全加器： " "原理图： " " " "仿真波形： " " " "4位全加器仿真结果正确： " "例：0011(A)+0111(B)+0(CI)结果为1010(S)，进位CO为0。 " 5．思考如何在原理图中输入一个总线，并与其他总线连接？ "先选中细线，然后右击，选"bus " "line",总线是以粗线条表示。与其他总线连接：例如一根8位的总线 bus1[7..0]欲与 " "另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表示为bus1[0],bus1[3" "..1],bus1[7..4]。 " 实验二简单组合电路的设计一、实验目的：熟悉QuartusII VHDL文本设计流程全过程。学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。二、实验原理 VHDL硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(IEEE) ,本次实验是用VHDL设计一个简单的数字组合逻辑电路，并结合QuartusII环境和实验电路进行硬件测试。三、实验内容： 1. 根据实验一中一位全加器的电路原理图，改用VHDL语言文本输入方法，设计一位全加器 ，要求采用结构化的描述方法。设计完成后，利用QuartusII集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。 2. 用VHDL语言设计一个四选一数据选择器电路。要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。 3）硬件测试（选用器件 EPF10K10 Pin84）管脚锁定： 1）一位全加器 a PIO23(I/O19) 30 SW1 b PIO24(I/O20) 35 SW2 ci PIO25(I/O21) 36 SW3 s PIO21(I/O16) 27 LED10 co PIO19(I/O8) 29 LED12 2)四选一数据选择器 a1 PIO23 30 SW1 a0 PIO24 35 SW2 d3 PIO27 38 SW5 d2 PIO28 39 SW6 d1 PIO29 47 SW7 d0 PIO30 42 SW8 yout 29 LED12 四、思考题比较原理图输入法和文本输入法的优缺点。 "实验结果： " "一位全加器的VHDL描述： " "半加器的VHDL描述： " "LIBRARY IEEE; " "USE IEEE.STD_LOGIC_1164.ALL; " "ENTITY h_adder IS " "PORT (a,b:IN STD_L

EDA实验实验一用原理图输入法设计半加器一、实验目的： 1.熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2.通过一个半加器的设计把握利用EDA软件进行电子线路设计的详细流程； 3.学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1. 利用原理图输入法对半加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验； 4. 管脚映射按照芯片的要求进行。四、实验原理 1.根据真值表写出电路的逻辑表达式 "输入 "输出 " " a "b "So "Co " " 0 "0 "0 "0 " " 0 "1 "1 "0 " " 1 "0 "1 "0 " " 1 "1 "0 "1 " 其中a, b 为输入端口，So 与Co 分别为半加器和与进位。其逻辑表达式为： 2. 根据逻辑表达式进行原理图输入。五、实验步骤： 1. 为本项工程设计建立文件夹。注意文件夹名不能用中文，且不可带空格。 2. 输入设计项目并存盘。 3. 将设计项目设计为工程文件。 4. 选择目标器件并编译。 5. 时序仿真。 6. 引脚锁定。 7. 编程下载。实验二用原理图法设计一位、四位全加器 一、实验目的： 1. 熟悉利用Quartus 的原理图输入方法设计简单组合电路； 2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程； 3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1.利用原理图输入法对一位全加器电路进行描述； 2. 进行波形仿真测试； 3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。五、实验步骤：与实验一相同。六、实验报告： 1. 要求画出一位、四位全加器的真值表； 2. 分析用半加器实现一位全加器的优点； 3. 对波形进行分析，并绘制波形图。实验三用文本输入法设计D触发器和锁存器一、实验目的： 1. 熟悉Quartus 的VHDL 文本设计过程。 2. 学习简单时序电路的设计、仿真和硬件测试。二、实验器材： 1、计算机及操作系统 2、Quartus II软件三、实验要求： 1.利用文本输入法对D触发器和锁存器电路进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验；四、实验原理： 1. D 触发器的设计设计源程序如下所示： LIBRARY IEEE; USE.IEEE.STD_LOGIC_1164. ALL; ENTITY DFF1 IS PORT(CLK: IN STD_LOGIC ; D: IN STD_LOGIC ; Q: OUT STD_LOGIC ) ; END DFF1 ; ARCHITECTURE BHV OF DFF1 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF ; END PROCESS ; Q <= Q1 ; END BHV ; 2.锁存器的设计设计源程序如下： LIBRARY IEEE； USE IEEE. STD_LOGIC_1164. ALL； ENTITY DFF2 IS PORT (CLK: IN STD_LOGIC ； D: IN STD_LOGIC ； Q: OUT STD_LOGIC ) ； END DFF2 ； ARCHITECTURE BHV OF DFF2 IS BEGIN PROCESS (CLK, D) BEGIN IF CLK = '1' THEN Q <= D ; END IF； END PROCESS； EDN BHV；五、实验步骤：与原理图输入法的步骤基本相同。六、实验报告：分析两个实验的仿真和测试结果，说明这两个电路的异同点。实验四含异步清0和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验器材： 1、计算机及操作系统 2、QUARTUS II软件三、实验要求： 1.利用文本输入法对含异步清0和同步时钟使能的4位加法计数器进行描述； 2.进行波形仿真测试； 3.严格按照实验步骤进行实验；四、实验原理图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加

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