现在SOC配合单片LPDDR4还需要拉等长嘛？

m0_53711419 2021-01-18 08:16:53

偶而见到部分嵌入式linux开发板的图，发现有些确实没有按照等长规则来布线（晶晨平台），说是可以通过软件来调整。但是同型号的其他开发板也有拉了等长的，所以有些疑惑，还请大神指点。
1：现在是不是确实可以通过软件来调整硬件上的非等长
2：可以的话这些参数又在哪呢？意思是我可以在哪个文件或者文件夹下找到相关信息呢？

...全文

2282 回复打赏收藏转发到动态举报

写回复

回复

切换为时间正序

请发表友善的回复…

发表回复

Zynq UltraScale+ MPSoC配置DDR4参数前言自己做自己的嵌入式产品一般要选择合适的DDR，而这里开发板给的是4GB的UIMM的DDR4，也就是电脑上用的，所以用不了，只能自己挂载Component，这里说一下配置的过程，如何从PDF中拿出参数来开始 Zynq DDR控制器 1、首先看一下Zynq MPSoC支持的DDR，这里的手册是UG1085，首先是最大支持多少可以...

在此解决方案中，转换器使用 LT8652S的两个通道，在2 MHz的频率下运行，并在8.5 A下产生3.3 V电压，在8.5 A下产生1.2 V电压。通常，FPGA/SoC/微处理器需要多个电源轨，包括用于外围和辅助电源的5 V、3.3 V和1.8 V，用于DDR4和LPDDR4的1.2 V和1.1 V，以及用于处理核心的0.8 V。对于单通道操作，使用该解决方案，在输入电压为12 V时，3.3 V电源轨的峰值效率达到94%，1.2 V电源轨的峰值效率达到87%。电源需要功率，且电源应保持功率密度和性能。

soc s5p6818资源简介

通过pyserial控制开发板（如基于ARM SoC的半导体测试设备），模拟量产测试流程，包括GPIO控制、数据采集、异常处理和日志记录。脚本适用于自动化压力测试和功能验证。

比如，芯砺智能基于芯粒（Chiplet）技术，根据不同数量、种类的芯粒，所组合而成的芯片，满足市场和不同客户对芯片算力的多样化需求。并且支持双通道的LPDDR5内存，可满足跨域融合后的大带宽需要。按照公开数据显示，这套舱驾一体方案，单板融合座舱SoC和智驾SoC，两块芯片的算力共享，还可实现整车线束减少5%，研发成本降低15%，BOM成本降低20%。而在今年，亿咖通发布的汽车大脑，集成的是一颗来自芯擎科技的「龍鷹一号」智能座舱芯片和来自黑芝麻智能的智能驾驶芯片，带来具有竞争力的双芯片「舱驾融合」方案。

CPU和硬件区

1,024

社区成员

561

社区内容

发帖

与我相关

我的任务

社区管理员

加入社区

近7日
近30日
至今

加载中

查看更多榜单

社区公告

暂无公告

试试用AI创作助手写篇文章吧

+ 用AI写文章