如何解决xilinx 7 系列FPGA 只使用1个mig，使用多组约束的布线问题

qq_41123372 2021-03-22 11:43:16
配置并生成MIG后，同时也会生成相应的约束，不更换MIG io核的情况下，使用其他MIG生成的约束，在布线后会出现iodelay时钟布线不完全的情况，有没有解决办法
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