VerilogHDL：用三个2：4译码器instance和一组三输入与门组成一个6:64译码器

qq_38595227 2021-04-04 03:57:59

以上是代码和测试文件代码，老师要求用三个2:4译码器的实例和一组三输入AND门组成一个6:64译码器。才刚入门想了好几天都不会，求大神指导

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