请用VHDL语言设计一个60进位的计数器，解决后再给200分，决不食言！

[ceocio]

请用VHDL语言设计一个60进位的计数器，解决后再给200分，决不食言！

[slam1847]

有一段时间不写vhdl了，具体的记不清楚了。写这个的时候首先要考虑一件事情：你是要拿它来做时钟显示还是只是要求记够60的时候有一个进位，如果是只要一个进位标志，那就只要写一个循环就成了，如果要显示，那就要写成6*10进制，那就要先写一个10进制的，让他的进位再进行六进制计数。

[ceocio]

我对VHDL一窍不通，还望各位费心，谢谢。

[justfrom]

use maxplus2, compile pass and simulation right

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

entity cnt60 is
port (
reset, en, clk : in std_logic;
ca : out std_logic;
q : out std_logic_vector (7 downto 0)
);
end cnt60;

architecture rtl of cnt60 is
signal ca_tmp_s: std_logic;
begin
process (clk, reset)
variable q60: integer;
begin
if (reset='1') then
q60 := 0;
ca_tmp_s <= '0';
elsif (clk'event and clk='1') then
if (en='1') then
if (q60=59) then
q60 := 0;
ca_tmp_s <= '1';
else
q60 := q60 + 1;
ca_tmp_s <= '0';
end if;
end if;
end if;
q <= conv_std_logic_vector (q60, 8);
end process;
process (ca_tmp_s, en)
begin
ca <= ca_tmp_s and en;
end process;
end rtl;

[ppcust]

好多vhdl 的参考书上都有的
看看就行了

[ceocio]

感谢各位，我对硬件一窍不通，谢谢！
分已给了250，后会有期！
.Net/ASP/IIS/WEB/OS版见