VHDL 实验二十六 数字秒表的设计下载

[Richard_Kira]

本实验的任务就是设计一个秒表，系统时钟选择时钟模块的 1KHz，由于计 时时钟信号为 100Hz，因此需要对系统时钟进行 10 分频才能得到，之所以选择 1KHz 的时钟是因为七段码管需要扫描显示，所以选择 1KHz。另外为了控制方便， 需要一个复位按键、启动计时按键和停止计时按键，分别选用实验箱按键模块的 S1、S2 和 S3，按下 S1，系统复位，所有寄存器全部清零；按下 S2，秒表启动计 时；按下 S3，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下 S2，秒表继续计时，除非按下 S1，系统才能复位，显示全部为 00－00－00。 实验箱中用到的数字时钟模块、按键开关、LED、数码管与 FPGA 的接口电路， 以及数字时钟源、按键开关、LED、数码管与 FPGA 的管脚连接在以前的实验中都 做了详细说明，这里不在赘述 , 相关下载链接：https://download.csdn.net/download/weixin_43469207/20429492?utm_source=bbsseo