专用16位定点DSP的CPU设计.pdf下载

weixin_39821260 2021-09-25 09:48:13
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随着集成电路的设计规模不断扩大和设计周期的逐渐缩短,系统芯片(soC, system on_a_C11ip)设计已成为芯片设计的主流。可测性设计因其能够显著减少 测试开销、提高设计的可测性而受到广泛的关注,因此,SoC的可测性设计必然 成为芯片设计的焦点之一。 本文在深入研究SoC可测试性设计理论基础之上,针对一款自主研发、面 向商业市场的DSP芯片“ES51D16”的结构特点,对其整体测试控制体系和CPU, 存储器等口核进行了可测性设计方面的实现,并且达到了令人满意的效果。 本文首先介绍了芯片级测试体系结构的设计,为了满足实现复杂控制的要 求,以IEEE 1149.1标准规定的TAP控制逻辑为核心,加以扩展,用V耐109如)L 语言实现了芯片的测试控制模块,并对其进行验证综合。同时,借鉴皿EEPl500 标准的思想,对不同的模块选择不同的可测性设计方案,并创新性的设计了一种 扫描链挂接单元,提出并实现了层次化的挂接方式,提高了芯片测试的灵活性。 内部扫描设计是为了克服时序电路由于状态很难确定所导致的测试过于复 杂而提出的一种技术,可以分为全扫描和部分扫描。本文针对Es5lDl6芯片的 实际情况,对cPu模块设计实现了全扫描结构,用synopsys工具进行了扫描插 入和测试向量生成,最终既得到了较高的故障覆盖率,又使电路的延迟时间和面 积开销在可接受的范围之内。 本文中,对于嵌入式存储器口核的测试,是采用内建自测试的方法。首先 分析了存储器常见故障模型以及测试算法,然后对现有的March算法进行扩展 改进,针对SRAM和Flash不同的特点,分别提出M眦h13n和MarchFT算法, 结果表明最终可以覆盖绝大多数的故障;另一方面,对BIsT实现的各电路功能 模块,比如自测试控制器等进行了细致的研究和分析,完成了对ES5lDl6芯片 中存储器核的BIST硬件电路实现。 本文的所取得的研究成果可以满足ES51D16芯片的测试要求,保证其能正 常工作,同时也为系统级芯片的可测试设计积累了经验。

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