利用投影时序逻辑的多内核进程调度建模与验证.pdf下载

weixin_39820835 2021-09-25 11:24:59

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利用投影时序逻辑的多内核进程调度建模与验证

针对软件测试无法满足多内核处理器上进程调度的验证需要这一问题，提出利用投影时序逻辑（PTL）的定理证明方法来验证进程调度。使用PTL公式建立了支持当前主流进程调度算法的多内核处理器进程调度一般模型S，并将系统期望的性质描述为PTL公式P，在PTL公理系统的基础上，通过证明S蕴含P是否为一个定理来验证系统是否具备该性质。以2内核处理器上的多级反馈队列算法的正确性为案例进行检验，结果表明所提方法可验证多内核处理器进程调度的系统性质，保证多内核进程调度的可靠性。由于多内核处理器的进程调度具备了并发系统的主要特点

目的为了解决形式化验证时需要分别使用不同工具进行系统建模和性质描述的问题。方法利用投影时序逻辑PTL（projection temporal logic）在同一逻辑框架内完成待验证系统的建模和性质的描述。结果对PTL投影操作符的特点和用途进行了详细分析，并结合实例展示了PTL系统建模的使用。结论 PTL具备强大的表达能力，可广泛的应用于各类软硬件系统的验证。

为了保证以Verilog硬件描述语言设计的片上系统的正确性,提出了Verilog程序的符号模型检测方法.依据形式化操作语义将Verilog程序建模为有限状态机,将设计规范用命题投影时序逻辑公式描述,并采用命题投影时序逻辑符号模型检测工具对程序进行验证,从而证明片上系统满足设计规范.以Verilog 程序描述的四位同步二进制计数系统的验证实例表明,Verilog程序的命题投影时序逻辑符号模型检测方法是可行的.

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