真正理解阻塞逻辑赋值与非阻塞逻辑赋值

真正理解阻塞逻辑赋值与非阻塞逻辑赋值参考文献项目简述举例说明正确代码可综合代码测试代码仿真结果错误代码可综合代码仿真结果总结参考文献[1]、数字芯片实验室（微信公众号）项目简述因为最近参加Xilinx暑假计划比较忙，已经很久没写文章了，这篇博客我们将重点讲述Verilog中阻塞逻辑赋值‘=’、非阻塞逻辑赋值‘<=’。看到这里不免大家要嘲笑，这谁不知道，文章的内容咋么越写越倒退了。其实不是这样，绝大多数的同学理解阻塞赋值与非阻塞赋值是组合逻辑语句用阻塞赋值 ‘=’、时序逻辑用非阻塞逻辑赋值‘&l