VHDL语言编写规范[参考].pdf下载

weixin_39821620 2021-11-03 15:52:21
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VHDL是一种用于数字系统行为级描述的编程语言。VHDL具备了许多适合于电子器 件行为级描述的特性，无论是简单的逻辑门电路还是复杂的微处理器或用户自定制的器件。 从而，VHDL满足电路行为中电气特征（诸如信号上升/下降时间、门延迟和功能）的精确 描述。并且利用VHDL仿真模型可以搭建更大的可仿真电路。 VHDL还是一种通用的可编程语言，就如同利用高级语言在计算机上编写复杂的设计程 序，VHDL允许输入复杂电子电路的行为级设计，并实现自动电路综合或系统仿真。同时， VHDL也不同于高级语言，采用并发事件设计（即在执行阶段内，每个语句行为是并行执行 的）；这一特性取决于硬件电路设计上固有的并行执行的特性。 VHDL最重要的应用之一就是设计电路的执行规范，语法规则与Testbench相一致。 Testbench是用于验证电路在时间上行为级描述的。在任何时候，Testbench都将作为VHDL 设计项目的一个组成部分。
VHDL设计开发规范
目 录 1 引言 2 1 1 编写目的 2 1 2 背景 2 1 3 参考人员 2 1 4 缩写与定义 2 2 VHDL设计规范 3 2 1 详细实现报告和文档 3 2 2 VHDL代码编写规范 4 2 2 1 信号命名法 4 2 2 2 模块命名法 5 2 2 3 程序书写格式 5 2 2 4 测试向量的编写 8 2 2 5 代码编写风格 11 2 3 测试报告 24 3 XILINX FPGA设计规范 26 3 1 VERTEX2提供的资源 26 3 1 1 CLB资源： 26 3 1 2 专用乘法器资源： 30 3 1 3 存储器资源： 30 3 1 4 I O资源： 32 3 2 XILINX FPGA设计过程中几个需要注意的问题： 33 3 2 1 减少时钟抖动 Clock Skew 34 3 2 2 采用时钟驱动（clock dividers） 34 3 2 3 避免时钟毛刺 Avoid Clock Glitches : 34 3 2 4 避免置位 复位毛刺 glitches ： 35 3 2 5 不必采用全局置位 复位信号 GSR ： 36 3 2 6 使用进位逻辑 carry logic : 36 4 XILINX FPGA参考设计 36 4 1 几种常用逻辑单元 36 4 2 几种常用逻辑单元的参考设计： 37 4 2 1 加法器：见文档《关于加法器》 37 4 2 2 计数器：见文档《关于计数器》 37 4 2 3 乘法器：见文档《关于乘法器》 37 4 2 4 匹配滤波器 37 4 2 5 RAM与ROM 37 4 2 6 数据选择器： 37 4 2 7 DCM电路 37 4 2 8 三态电路 37 5 XILINX工具的使用 37 5 1 ISE入门 37 5 2 时间约束 37 5 3 布局布线 37 5 4 模块设计方法： 37 6 参考文献： 38">目 录 1 引言 2 1 1 编写目的 [更多]
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