EE308_LPL_Sprint (D3)

Cwq_kirito 2021-11-20 20:15:18
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The Name of TeamLPL
GITHUB PROJECT LINKhttps://github.com/Koumpo101/Programming-language-teaching
 

 

 

Project Progress

MemberCompleted tasksTime(min)Difficulties and Solution
MengZe YuStart a meeting, distribute the group work55Need to collect information online and investigate the market

WenQi

Chen

Create applet basic framework100The initial configuration takes a lot of time
ZhiLin JieOptimization framework code80
SiCai CaoIntegrate GitHub and gitee help documents120Finding the API of Github and Gitee is very troublesome

GuangRong

 

Liu

Find some API for our applet96

 

 

Progress records

Progress screenshoot

 

 

Burnout Chart

 

 

 

 

 

 

 


Member Contribution

MemeberContribution RateContribution Details
MengZe Yu35%Database implementation stage, Blog writing
MengZe Yu

WenQi

Chen

35%Learning HTML issues,Assist in shooting Vlog

WenQi  Chen

ZhiLin Jie10%Front-end page design, learning how to make interface
SiCai Cao10%Upload codes to Github team repository, assisting in shooting Vlog

GuangRong

 

Liu

10%Shooting daily Vlog, assisting in writing Vlog

UML

 

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源码链接: https://pan.quark.cn/s/e6579fe382aa 在数字电路设计范畴内,FPGA(Field-Programmable Gate Array,即现场可编程门阵列)作为一种普遍应用的半导体器件,凭借其高度可编程与灵活的特性而备受关注。借助Verilog这类硬件描述语言,工程师能够编写代码来调控FPGA的功能表现。本指南将阐述如何运用Verilog语言编写一个数码管循环显示方案,该方案将在DE2核心FPGA开发平台上完成特定字符的循环展示。 项目的构建意图是在数码管上循环展示“HEUAC407”这八个英文字符及数字。为了达成这一意图,项目被划分为两个主要构成部分:时钟分频模块与七段数码管驱动模块。 时钟分频模块(简称div模块)的功能是将开发板上供应的高速时钟信号(CLOCK_50,其频率为50MHz)进行分频处理至1Hz。这是必需的,因为高速时钟信号对于数码管显示而言速率过高,无法直接应用。分频的操作是通过一个26位的计数器来完成的,每累计到50,000,000次,输出时钟信号o_clk便切换一次状态,从而达成每秒钟切换一次的缓慢时钟速率。此外,该模块还设置了复位机制,使用户可以通过按键(KEY)信号将计数器归零。 另一个关键模块是七段数码管驱动模块(seg7_h0-7模块)。此模块的任务是将输入的四位二进制数cnt变换为七段数码管的显示信号。在Verilog语言中,Case语句得到了充分的运用,不同的cnt值对应不同的显示信号,由此能够在数码管上展示不同的字符。比如,当cnt等于0时,数码管显示字符“H”,cnt等于1时显示“E”,依此类推,直至“7”。 系统的核心是主模块(hello模块),它整合了之前提及的所有子模块,并...

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