时钟信号问题，求助高手 [问题点数：0分]
-
本版专家分：0结帖率 100% -
回复次数7楼主void sig_alrm(int signo)
{
alarm(0);
printf("hello world");
if(signal(SIGALRM,sig_alrm) == SIG_ERR)
printf("set signal error ");
alarm(10);
}
int main()
{
if(signal(SIGALRM,sig_alrm) == SIG_ERR)
printf("set signal error ");
while(1);
retrurn 0;
}
这个代码独立编译可以打印出东西来，可是加到程序中不就行了，，
ps.那个程序比较大，升信号※处理信号都是类的成员函数。
有时候信号出现一次，下次就不出现了。
不知道是不是那个系统函数会屏蔽了信号？？？
万思不得其解啊，，困扰了几个礼拜了，，求助ing！！！问题点数：0分
-
本版专家分：5286
-
- 蓝花 2005年2月 Linux/Unix社区大版内专家分月排行榜第三
-
-
#1 得分：0你的这段程序的目的是什么？
-
本版专家分：1816 -
#2 得分：0建议使用sigaction（）函数。
-
本版专家分：9355
-
- 黄花 2005年3月 Linux/Unix社区大版内专家分月排行榜第二
-
- 蓝花 2005年1月 Linux/Unix社区大版内专家分月排行榜第三
-
-
#3 得分：0up
-
本版专家分：2803 -
#4 得分：0最好把信号相关的代码也贴出来，
单纯从你上面的代码很难看出问题
-
本版专家分：0
-
#5 得分：0发不出代码来 ，，，
-
本版专家分：0
-
#6 得分：0void DBOP::init_alrm()
{
Ini *pIni = Ini::instance();
char cCommitTimeout[20];
char cCommitMaxCount[20];
int iRet = 0;
iRet = pIni->readKey("BATCH_TRANS", "COMMIT_TIMEOUT", cCommitTimeout);
if (iRet == -1)
{
ExceptionMsg e;
e.setMsg("从配置文件读取[BATCH_TRANS]->COMMIT_TIMEOUT失败");
throw Exception("读配置文件失败",e);
}
DBOP::m_ulCommitTimeOut = atol(cCommitTimeout);
iRet = pIni->readKey("BATCH_TRANS", "COMMIT_MAXCOUNT", cCommitMaxCount);
if (iRet == -1)
{
ExceptionMsg e;
e.setMsg("从配置文件读取[BATCH_TRANS]->COMMIT_MAXCOUNT失败");
throw Exception("读配置文件失败",e);
}
DBOP::m_ulCommitMaxCount = atol(cCommitMaxCount);
printf("init_alrm()-->Maxcount=%ld\n", m_ulCommitMaxCount);
printf("init_alrm()-->timeout=%ld\n", m_ulCommitTimeOut);
if (signal(SIGALRM, sig_alrm) == SIG_ERR)
printf("signal error\n");
alarm(DBOP::m_ulCommitTimeOut);
}
-
本版专家分：0
-
#7 得分：0csdn搞什么，，，，
说我发危害论坛的言论，下半段代码就是发不上来。。
- 其他相关推荐
- 时钟设计技巧
- 转自：深入浅出玩转FPGA 1、内部逻辑产生的时钟 若使用组合逻辑的输出作为时钟信号或者异步复位信号，必须对有可能出现的问题采取必要的预防措施。在正常的同步设计中，一个时钟一个节拍的数据流控制能够保证系统持续稳定的工作。但是，组合逻辑产生的时钟不可避免地会有毛刺出现，如果此时输入端口的数据正处于变化过程，那么它将违反建立和保持时间要求，从而影响后续电路的输出状态，甚至导致整个系统
- 【FPGA】时钟信号几种设计方法
- 最近找工作，课题组报告一堆事搞得不可开交，今天就再更一下时钟信号的几种设计方法吧时钟信号是FPGA时序逻辑设计中必不可少的一.时钟FPGA自带硬核实际时钟可通过前面几篇博文suosh二、对于所有在FPGA内生成时钟 所以，一般情况下不建议使用内部逻辑产生的时钟，三、一般设计时钟信号我们使用参考时钟或者同步时钟laijinxialways@(posedge clk or negedge rst) ...
- FPGA 中时钟信号的总结
- 数字电路中,时钟是整个电路最重要、最特殊的信号。 第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错. 第二, 时钟信号通常是系统中频率最高的信号. 第三, 时钟信号通常是负载最重的信号, 所以要合理分配负载。出于这样的考虑在FPGA这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络。这类网络的特点
- verilog计算某个时钟信号clk_dut的频率[附源代码]
- 算法 源代码算法假设待测时钟信号为clk_dut；期望计算出clk_dut的频率为freq_dut。怎么搞？解： 利用已知时钟clk_1G为1000MHz，计算仿真时间内该频率下的计数器值；根据待测时钟clk_dut下的计数器值与clk_1G下的计数器值的比值，就可以得出freq_dut答案。 公式：仿真时间（复位释放之后的仿真时间）=`freq_dut`*`counter_dut`=`freq
- 基于verilog实现的时钟信号程序
- 基于verilog实现的时钟信号程序，直接粘贴复制编译即可
- 逻辑设计方法学【3】--门控时钟
- 对于每一个寄存器，都需要有时钟输入端，如果在一些对设计功耗要求比较高的地方，保持设计准确后的功耗控制便是头等大事。为了分析如何减少功耗，首先要来分析功耗主要由哪些部分组成。 在绝大多数的设计中，功耗主要由三部分组成： 在每个时钟沿变化的组合逻辑所产生的功耗（由于触发器驱动这些组合逻辑）由触发器产生的功耗（即使在触发器的输入和内部状态没有发生变化，该功耗依然存在）设计中时钟树产生的功耗
- 跨时钟域信号处理
- 一、慢速多周期信号 Signal-in为clkA时钟域多周期信号。此时只需要用clkB打两拍即可。 module Signal_CrossDomain( input rst_p; input clkA, // we actually don't need clkA in that example, but it is here for completeness as w
- 在使用逻辑分析仪查看时钟时，采样时钟是看不了的。
- 在使用chipscope来查看输入时钟时，如果输入时钟是chipscope的采样时钟，那么这个时钟线将显示不了高低变化的电平。因为要看的时钟和采样的时钟同步，采样时钟高，输入时钟高，采样时钟低，输入时钟低，因此，在chipscope中就显示不了该时钟线的高低变化。
- “单比特信号同步” 学习笔记（跨时钟域问题）
- 文章 1. 概述 信号同步的目的是防止新时钟域中第一级触发器 的亚稳态信号对下一级逻辑造成影响。 简单的同步器由两个触发器串联而成，中间没有其它组合电路。 这种设计可以保证后面的触发器获得前一个触发器输出时 前一个触发器已退出了亚稳态，并且输出已稳定。 2.信号同步的要求 为了使同步工作能正常进行 从某个时钟域传来的信号应先通过原时钟域上的一个触发器 然后不经过两个时钟域间
- RTL设计基础（二）
- 这篇文章主要讲一下RTL设计中多时钟域的处理，之前在异步FIFO设计中已经讲到这个问题，这篇更全面详细的介绍一下多时钟域的处理。 多时钟域之所以难以处理，是因为在两个时钟域之间传递信号时，不可避免地会出现建立时间/保持时间违例的问题。寄存器会锁存错误的数据，引起功能错误。 现考虑在两个时钟域间传递1位信号的情况。如下图是多时钟域传递一位信号的示例： 在这个例子中，aclk与bclk是