EPM240 cpld设计8位优先编码器quartus6.0工程Verilog源码文件.zip下载

[weixin_39820535]

EPM240 cpld设计8位优先编码器quartus6.0工程Verilog源码文件 * 优先编码器，由键盘输入，结果由数码管显示 */ module encode(a,c,en); input[8:1] a; output[7:0] c; reg[7:0] c; output[7:0] en; reg[3:0] c_tmp; integer i; assign en=0; always@(a) begin c_tmp=0; for(i=1;i<9;i=i+1) begin if(a[i]) c_tmp=i; end end always@(c_tmp) begin case(c_tmp) 4'b0000: c=8'b0000_0011; 4'b0001: c=8'b1001_1111; 4'b0010: c=8'b0010_0101; 4'b0011: c=8'b0000_1101; 4'b0100: c=8'b1001_1001; 4'b0101: c=8'b0100_1001; , 相关下载链接：https://download.csdn.net/download/SKCQTGZX/84355504?utm_source=bbsseo