EA工具可以通过时序图生成verilog代码，有大佬知道具体怎么做吗-CSDN社区

cai_ji_cpp 2022-03-19 22:54:21

EA工具可以通过时序图生成verilog代码，有大佬知道具体怎么做吗

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不能够把时序图看的非常透彻，然后把时序图写成Verilog代码，有时候甚至搞不清楚信号之间的时序关系。转载于:https://www.cnblogs.com/chip/p/3964950.html

已剪辑自: https://mp.weixin.qq.com/s/xvCOLaGARp15vCRq6w8h2Q分享几个画时序图的软件，一些通信协议，如I2C、SPI、UART、MIPI等，都会涉及到时序。TimeGen是一款专门用于绘制时序图的软件，绘图后可直接选中复制到WORD文档中就是矢量图，能够快速生成时序图。画时钟画总线TimeGen支持将时序图转为ASCII，然后复制到Verilog/VHDL的文件中。AndyTiming用符号代码代表单位时间内的波形。

写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。题目11 题目11答案类似前面10的设计，可以参考提供的三个版本这里只贴出状态机版本： module test11_2 ( input clk, // Clock input en1, // Clock Enable input rst_n, // Asynchronous reset active low output reg dout

想偷懒用Simulink仿真成功的模型直接生成Verilog代码，但在这世界上偷懒似乎是没有好结果的。生成的Verilog代码繁多不说，结果也是匪夷所思。后来，我干脆简化到极致：把1*8用Simulink的乘法模块product来实现再生成Verilog代码，simulink模型如下：结果应该是8。但自动生成的Verilog代码却是： module mult1009 (Out1); output [31:0] Out1; // single wire [.

写在前面承接本系列上文。整理一些简单的根据时序图编写Verilog代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。本次两个题目相似，注意计时器的计数停止位数即可题目 03 题目 03答案 always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt)

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