和你一起从零开始写RISC-V处理器(1)

通过verilog来搭建一个CPU的想法由来已久了，一方面是为了增加自己为数不多的项目经历，另一方面是真的想弄明白，CPU内部究竟到底是怎么运行的。今天就正式开始了，此工程很大，更新进度取决于自身学习情况以及别的up主的更新进程；可能会很慢，也可能哪天夭折了；虽然路途很遥远，但是总要迈出第一步吧~能学多少是多少了哈哈。本文首发于公众号：FPGA学习者，关注公众号，获取更多资料与内容。