FPGA课程设计——数字电子时钟VERILOG（闹钟，校时可校时，可设闹钟，闹钟开关，led指示）下载

weixin_39820835 2022-05-20 17:05:44

FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示）本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。详情请见课程设计专栏博文 , 相关下载链接：https://download.csdn.net/download/ryncgh/85423178?utm_source=bbsseo

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FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示）本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 1、能够用数码管或液晶屏显示时、分和秒（采用24小时进制）； 2、具有按键校时功能，对小时和分单独校时，对分校时时，停止向小时进位； 3、具有闹钟功能，闹钟铃声为自主设计的用蜂鸣器发出的声音； 4、通过按键设置闹钟功能，且自动停闹和手动操作停闹； 5、其它创意设计：增加闹钟模式开启指示灯和闹铃提示灯；可以作为秒表使用。详情请见课程设计专栏博文

FPGA课程设计——数字电子时钟VERILOG（闹钟，校时可校时，可设闹钟，闹钟开关，led指示）.zip

基于FPGA设计的万年历数字时钟课程设计Quartus工程源码+设计报告文档资料,可以做为你的学习设计参考。系统总体设计 2.1.1 系统功能介绍本次万年历实现的功能有：（1）年月日、时分秒的走时、设置及其显示。（2）闹钟功能、闹钟设置及其闹钟设置显示。 2.1.2 系统硬件介绍本次万年历设计使用的硬件资源有：6个数码管、三个微动开关、两个拨码开关和两个LED灯。其中，6个数码管选择显示年月日、时分秒及其闹钟设置的时分秒。三个按键分别为翻页按键（选择数码管显示内容）、选择按键（选择需调整的内容）、加一按键（调整的内容加一），用于翻页和时间及其闹钟的设置。两个拨码开关分别为闹钟使能开关和复位开关，用于闹钟的打开及其关闭和将整个系统复位。两个LED灯分别为闹钟开关状态和闹钟标志（代替蜂鸣器）。 2.1.3 系统总体框图介绍整个系统采用自顶向下的设计方法，从系统的总体功能出发，将整个系统划分为多个模块，然后再将各个模块划分为多个功能部分，编程完成后将各个部分联系起来组成整个系统。 module calendar(system_clk,reset,key_turn,key_switch,key_add,switch_alarm,led,beep,hex0,hex1,hex2,hex3,hex4,hex5); input system_clk,reset,key_turn,key_switch,key_add,switch_alarm;//系统时钟、复位、三个按键和一个拨码开关 output led,beep; //LED灯和蜂鸣器 output [6:0] hex0; //输出：数码管0 output [6:0] hex1; //输出：数码管1 output [6:0] hex2; //输出：数码管2 output [6:0] hex3; //输出：数码管3 output [6:0] hex4; //输出：数码管4 output [6:0] hex5; //输出：数码管5 wire second_add,minute_add,hour_add,day_add,month_add,year_add,alarm_second_add,alarm_minute_add,alarm_hour_add; //专属增一信号 wire [1:0] flag_turn; //翻页状态信号 wire [1:0] flag_switch; //闪烁数码管选择信号 wire select_sign; //选择状态 wire [5:0] second; //秒 wire [5:0] minute; //分 wire [4:0] hour; //小时 wire [4:0] day; //日 wire [3:0] month; //月 wire [6:0] year; //年 wire [5:0] alarm_second; //闹钟秒 wire [5:0] alarm_minute; //闹钟分 wire [4:0] alarm_hour; //闹钟小时 //例化按键模块 key_drive_module use_key_drive_module( .system_clk (system_clk), .reset (reset), .key_turn (key_turn), .key_switch (key_switch), .key_add (key_add), .flag_switch (flag_switch), .flag_turn (flag_turn), .second_add (second_add), .minute_add (minute_add), .hour_add (hour_add), .day_add (day_add), .month_add (month_add), .year_add (year_add), .alarm_second_add (alarm_second_add), .alarm_minute_add (alarm_minute_add), .alarm_hour_add (alarm_hour_add), .select_sign (select_sign) ); //例化时钟模块 clock

使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理

FPGA设计的万年历数字时钟课程设计Verilog源码Quartus工程文件+课设报告文档资料： 2.1.1 系统功能介绍本次万年历实现的功能有：（1）年月日、时分秒的走时、设置及其显示。（2）闹钟功能、闹钟设置及其闹钟设置显示。 2.1.2 系统硬件介绍本次万年历设计使用的硬件资源有：6个数码管、三个微动开关、两个拨码开关和两个LED灯。其中，6个数码管选择显示年月日、时分秒及其闹钟设置的时分秒。三个按键分别为翻页按键（选择数码管显示内容）、选择按键（选择需调整的内容）、加一按键（调整的内容加一），用于翻页和时间及其闹钟的设置。两个拨码开关分别为闹钟使能开关和复位开关，用于闹钟的打开及其关闭和将整个系统复位。两个LED灯分别为闹钟开关状态和闹钟标志（代替蜂鸣器）。 2.1.3 系统总体框图介绍整个系统采用自顶向下的设计方法，从系统的总体功能出发，将整个系统划分为多个模块，然后再将各个模块划分为多个功能部分，编程完成后将各个部分联系起来组成整个系统。 module calendar(system_clk,reset,key_turn,key_switch,key_add,s

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