113,605
社区成员
发帖
与我相关
我的任务
分享verilog编译问题
为什么在module的输入输出信号列表里，少了一个逗号也能编译通过？
module station(
.........
input logic auto
input logic [1:0] rrp
);
...全文
请发表友善的回复…
发表回复
MangoPapa 社区服务员 2022-06-11
- 打赏
- 举报
有这好事？用的啥工具编译的？
确认下是不是误删了逗号没有保存
