verilog编译问题

[沐小呆]

为什么在module的输入输出信号列表里，少了一个逗号也能编译通过？
module station(
.........
input logic auto
input logic [1:0] rrp
);

[MangoPapa]

有这好事？用的啥工具编译的？
确认下是不是误删了逗号没有保存