XILINX FPGA SPARTAN6 EEPROM读写实验 VERILOG逻辑例程源码 ISE14.7工程文件.rar下载

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XILINX FPGA SPARTAN6 EEPROM读写实验 VERILOG逻辑例程源码 ISE14.7工程文件，可供学习设计参考。 module eeprom_test ( input CLK_50M, input RSTn, output [3:0]LED, output SCL, //EEPROM IIC clock inout SDA //EEPROM IIC data ); wire [7:0] RdData; //EEPROM 读出数据寄存器 wire Done_Sig; //IIC通信完成信号 reg [3:0] i; reg [3:0] rLED; reg [7:0] rAddr; reg [7:0] rData; reg [1:0] isStart; assign LED = rLED; /***************************/ /* EEPROM write and read */ /****************** , 相关下载链接：https://download.csdn.net/download/SKCQTGZX/86154745?utm_source=bbsseo