便携式嵌入式系统半实物仿真测试平台ETest_PT

m0_71057114 2022-10-26 14:17:04

1)产品简介

ETest_PT是一款便携式嵌入式系统半实物仿真测试平台,由软件和硬件两部分组成,软件采用ETest,硬件包括测试主机、USB接口设备(CAN、TCP/UDP、RS232/422/485AD/DA/DI/DOARINC4291553B、1394B、FC等)。

 ETest_PT具有适用范围广、扩展性好、携带方便、配置灵活、操作简单以及使用成本低等特点,可满足军工、工业等各领域嵌入式系统的测试需求。

2)系统架构

ETest_PT采用商用便携计算机作为测试主机,USB接口总线板卡作为测试接口扩展设备,使用USB接口设备连接便携计算机和待测系统,也可用多台计算机通过网络组成分布式测试环境。

3)系统特点

  1. 所有接口均采用USB2.0与测试主机联接,最大传输带宽60MB/s
  2. 多台便携计算机通过网路可灵活组建大、中、小不同规模的测试环境;
  3. 多功能数据采集卡,AD、DA、DI、DO、计数、测频功能为一体;
  4. AD采样分辨率16位,总采样速率250 kS/s,可实现连续不间断采集;
  5. DA分辨率12位,输出范围0-10V及0-20mA可选;
  6. 数字量输入与数字量输出具有光电隔离;
  7. RS232/RS422/RS485传输速率125kbps;
  8. CAN波特率5Kbps-1Mbps之间可选
  9. 单通道、多功能1553B,通信速率1M;
  10. 8发8收ARINC429,通信速率100Kbps。

 

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代码转载自:https://pan.quark.cn/s/a4b39357ea24 基于VHDL语言的24进制多功能数字钟 FPGA多功能数字钟设计 安装要求 本项目采用QuartusII9.0版本设计,非9.0版本打开可能会存在兼容性问题。 本项目选用FPGA器件为CycloneIII_EP3C40Q240C8 设计任务 设计一个24进制多功能数字电子钟,要求具备以下功能: (1)时钟显示:能够以十进制在7段数码管上显示“时”、“分”、“秒”、“十分之一秒”。 (2)校表功能:能够对时钟进行校正。 (3)启动/暂停功能:能够控制时钟的启动和暂停。 (4)一键清零功能:能够将时钟清零。 (5)整点报时功能:能够在整点时发出报时信号。 (6)闹钟功能:能够在设置的时间到达时发出闹钟信号。 顶层设计原理图如下: image 设计方案/设计原理及总体框图 设计实现思路: (1)计时功能。 计时功能主要由四个计数器模块共同构成,其中十分之一秒计时器为十进制计数、分,秒计时器为六十进制计数、小时计时器为二十四进制计数。 计时器之间采用进位信号进行串联。 (2)十进制7端数码管显示功能。 显示功能由译码器模块实现。 译码器模块的两个输入端分别为刷新端和数据端。 七个译码器的刷新端连接十分之一秒的周期脉冲信号。 而数据端连接计数器的输出端,用以将4位输出BCD码译码为7端数码管的七位显示信号。 (3)校表功能。 校表功能由二选一模块和校时模式选择器模块构成。 其中二选一模块用于连接下一级计时器模块的进位信号和手动按钮脉冲信号。 当控制信号为“0”时,二选一模块输出计时器模块的进位信号。 而当控制信号为“1”时,二选一模块输出手动按钮信号。 控制信号由校时模式选择器模块输出,校时模式选择器输出端连...

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