stm32 IIC 做从机，时钟信号出现阶梯

[alphabetshe]

 主机是一个测试设备，从机是stm32f103。这里只截取了主机读取从机的波形，在地址发送完之后，CLK线出现了一个小阶梯。在主机向从机写入的时候又是正常的，没有出现这个阶梯，有大佬知道是怎么回事吗。

[alphabetshe]

@dandantcb 哦哦，好的谢谢，这就去检查下从机代码

[dandantcb]

这是通常说的“电平打架”的现象。这个阶梯产生的原因应该是：主机输出高电平，从机那边由于代码原因，可能正在重新配置端口，使得clk这个端口输出低电平，这时候主机高输出高，从机输出低，电平就打架了。但是两边输出能力差不多，所以电平就被拉在中间电平，大概是VDD的一半。等到从机配置完端口后，从机的clk端口又变成了输入端口，于是打架现象消失，电平被正常拉到了高电平。