有没有大佬告诉一下这个代码的引脚分配和波形图啊

[朝莱]

LIBRARY ieee;
   USE ieee.std_logic_1164.all;

ENTITY comp16 IS
   PORT (
      da   : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
      db   : IN STD_LOGIC_VECTOR(15 DOWNTO 0);
      res  : OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
   );
END comp16;

ARCHITECTURE trans OF comp16 IS
BEGIN
   PROCESS (da, db)
   BEGIN
      IF (da > db) THEN
         res <= "10";
      ELSIF (da = db) THEN
         res <= "11";
      ELSE
         res <= "01";
      END IF;
   END PROCESS;

END trans;