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FPGA实现Xilinx Vivado DDR控制器（MIG IP核，接口封装成了FIFO）的工程源码下载
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FPGA实现Xilinx Vivado DDR控制器（MIG IP核，接口封装成了FIFO）的工程源码
基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码： 1、对外接口打包成了FIFO，对DDR的操作时序大大简化； 2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型； 3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果； 4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。
Xilinx DDR3 MIG系列——DDR3控制器项目开发及目录
文章结尾包含此专栏文章详细目录。 该专栏包括：MIG的硬件设计讲解，IP底层代码讲解（lut和时钟资源占用，初始化，写入均衡，ZQ校准），app接口和AXIfull接口代码讲解，仿真环境搭建以及讲解，各种DMA示例教程等。
DDR3封装成fifo使用MIG ip core进行DDR3的读写操作 FPGA设计源代码及设计文档资料.zip
DDR3封装成fifo使用MIG ip core进行DDR3的读写操作 FPGA设计源代码及设计文档资料，外部看是一个fifo接口，内部使用ip core，有设计框图文档和代码能有查看，可在XILINX VIVADO平台上仿真测试。
zcu102用PL读写DDR4
博客配套源码工程 https://blog.csdn.net/botao_li/article/details/95302992
DDR3 MIG XILINX FPGA verilog代码，顶层接口封装为fifo，使用简单方便，主要用于大数据量的缓冲，已实
DDR3 MIG XILINX FPGA verilog代码，顶层接口封装为fifo，使用简单方便，主要用于大数据量的缓冲，已实际应用在多个项目上
