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我的任务
分享芯片研发到量产完整生命周期（Chip Lifecycle）·岗位全景
阶段 0｜市场需求（Market → Product → Architecture）
核心任务： 定义要做什么芯片、性能目标、成本目标、技术节点。
主导岗位： 系统架构师、产品经理（PM）、系统工程师（SE）。
主要 Deliverable (交付物)：
- PRD（产品需求文档）
- System Architecture Doc（系统架构文档）
- Chip Block Diagram（芯片模块框图）
- PPA 目标（Performance / Power / Area）
- 成本与量产规划
阶段 1｜前端设计（Front-End Design）
包含：RTL、验证、Mixed-signal 建模、DFT 规划
1.1 RTL 设计
- 写 Verilog/SystemVerilog
- 时序结构规划
- 功耗架构
主要岗位： RTL / Digital IC (数字IC）
Deliverable (交付物)： RTL 代码 + Lint/CDC 结果
1.2 功能验证（Verification）
- Testbench/Env 构建
- Coverage （覆盖率）
- Formal Verification （形式化验证）
岗位： Verification （验证）
Deliverable (交付物)： Testbench （测试平台）、Sim Log （仿真日志）、Coverage Report （覆盖率报告）
1.3 DFT 规划（Design for Testability）
- Scan （扫描链）、MBIST （存储器内建自测试）、JTAG （边界扫描）
- Test Coverage （测试覆盖率）
岗位： DFT （可测试性设计）
Deliverable (交付物)： Scan Plan、MBIST （存储器内建自测试） 插入报告
阶段 2｜后端设计（Back-End / Implementation）
包含：综合、Floorplan （布局规划）、Place & Route （布局与布线）、STA（静态时序分析）、Signoff（签核）
2.1 综合（Synthesis）
生成 Gate-level Netlist （门级网表）
— STA 初步检查
2.2 版图（Layout / PD）
- Floorplan （布局规划）
- Placement （布局）
- Clock Tree （时钟树）
- Routing （布线）
Deliverable (交付物)： GDSII（最终版图文件）
2.3 STA / Signoff
- Timing Signoff （时序签核）
- IR/EM （电源完整性 / 电迁移）
- DRC/LVS （物理规则 / 版图一致性检查）
后台岗位包括：PD、STA、Signoff（CAD/EDA）
阶段 3｜流片（Tape-out & Foundry Process）
涉及岗位：
- PD Signoff （物理设计签核）
- Foundry Interface （晶圆厂对接）
- 产品工程（PE）
Deliverable (交付物)：
- Tape-out Package
- 工艺参数（PDK）
- Wafer Lot 计划
阶段 4｜晶圆制造（Manufacturing / Process）
由代工厂执行，但客户侧需技术工程师衔接：
主要岗位：
- 工艺工程师（Process Engineer, PE）
- 制造工程师（ME）
- 良率工程师（Yield）
Deliverable (交付物)：
- 工艺 Recipe
- SPV/SPC
- 良率曲线
阶段 5｜封装与测试（Packaging & Test）
5.1 封装工程师（Package Engineer）
- Flip-chip / WLP / QFN
- 热设计 + 信号完整性
5.2 测试工程师（ATE / Test Engineer）
- 测试向量开发
- 测试程序编写（Advantest / Teradyne）
- 量产测试优化：良率 / Test Time
Deliverable：
- Test Program
- 测试覆盖率报告
- 良率分析报告
阶段 6｜量产（Mass Production）
涉及岗位：
- 产品工程师（Product Engineer）
- 良率工程师（Yield）
- 制造工程师（ME）
- 质量（QA / Reliability）
Deliverable：
- 良率优化曲线
- CP/FT 数据
- FA 报告
- RMAs 质量报告
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