超结MOS：如何用"电荷平衡"打破硅限？

半导体憨包 2026-08-04 10:18:38

上两期我们聊了沟槽MOS和SGT，聊到SGT用屏蔽栅结构把导通电阻做到了比平面MOS低得多的水平。但你有没有想过一个问题——

传统MOSFET的导通电阻，有没有可能做到更低？低到一个"极限"？

这个极限，叫做硅的极限（Silicon Limit）。传统MOSFET的导通电阻和击穿电压之间存在一个物理上的"trade-off"关系：电压越高，电阻越大。这不是技术不够好，而是硅材料本身决定的。

直到一个叫**超结（Super Junction，简称SJ）**的结构出现，才真正打破了这个限制。

今天我们就来好好拆解一下：超结MOS到底是什么神仙结构，它的电场是怎么工作的，以及它是怎么被制造出来的。

一、结构拆分：竖着看、竖着"平衡"

1.1 传统MOS的电场分布：一边倒的"N字形"

在聊超结之前，我们先回顾一下传统VD-MOS的电场分布。

我们知道，VD-MOS在高反偏时，空间电荷区主要扩展进轻掺杂的N-漂移区。电场从P-body/N-epi结开始，向N-漂移区深处延伸，到N-/N+外延界面时降为零——整体呈三角形，最高点在P-body侧。

这个三角形的面积，就是器件能承受的电压。三角形面积越大，击穿电压越高。

问题来了：要承受高电压，N-漂移区就必须足够厚、足够轻掺杂——但这样一来，电流的通路（N区）就变得又厚又窄，导通电阻（Rsp）自然就高了。这就是"硅限"的本质。

1.2 超结MOS的结构：把"三角"压成"矩形"

超结MOS的核心思想，简单说就是两句话：

在N区里周期性地插入P型柱（P-pillar），让正负电荷在垂直方向上相互"对冲"，把原本三角形分布的电场压平成近似矩形。

我们先从结构上把它看个清楚：

        ┌─────────────────────────────────┐
        │           Source (S)             │  ← 源极金属
        │  N+   N+   N+   N+   N+   N+     │  ← N+源区
        │ ┌──┬──┬──┬──┬──┬──┐
        │ │  │P │  │P │  │P │  │           ← P-body 接触区
        │ └──┴──┴──┴──┴──┴──┘
        │     ┌──┬──┬──┬──┬──┬──┐
        │     │P │  │P │  │P │  │          ← P型柱（垂直方向）
        │     │  │  │  │  │  │  │
        │     │  │  │  │  │  │  │          ← N型漂移区（交替排列）
        │     │  │  │  │  │  │  │
        │     └──┴──┴──┴──┴──┴──┘
        │              N-epi / N- drift     │
        │              N+ Substrate         │  ← N+衬底（漏极侧）
        │              D (漏极)             │
        └─────────────────────────────────┘

关键观察：

从俯视图看，超结MOS的P型和N型区域在水平方向上交替排列，形成一个周期性的"PN条纹"（PN Strip）结构。每个P型柱的宽度大约在几微米量级，柱间距也是微米级。整个器件在制造时，P柱和N区被设计成电荷量相等——这是超结工作的核心前提。

1.3 电场分布：电荷平衡原理

为什么P柱和N区电荷相等这么重要？

我们来做一个"电场对冲"的分析：

想象在一个竖着的N型区里插入一个P型柱。P型柱里有负电荷受主（固定负电荷），N型区里有正电荷施主（固定正电荷）。当你加反偏电压时：

P柱的负电荷吸引N区的电子，使N区靠近P柱处的自由电子密度升高；
N区的正电荷吸引P柱的空穴，使P柱靠近N区处的空穴密度升高；
结果：在P柱/N区交界面上，自由载流子被吸过来把原来固定电荷产生的电场给"屏蔽"掉了。

换句话说：P柱的存在，主动把N区里的电场给压低了。

这还不是最精妙的地方——

精妙之处在于"电荷平衡"的设计。

当P柱和N区的净掺杂浓度 × 截面积严格相等时（电荷平衡条件），P柱和N区的耗尽层会同时扩展、相互对齐，在竖直方向上形成一列整齐的、宽度几乎相等的耗尽区——这就把原本三角形的电场分布，硬生生压成了接近矩形。

矩形电场的优势：同样厚度的漂移区，矩形电场的**面积（代表耐压）**远大于三角形。这意味着：

同样的击穿电压，超结MOS的漂移区可以比传统MOS薄得多！漂移区薄 → 导通电阻大幅降低！

这就是超结打破硅限的物理本质——不是突破了材料的本征极限，而是重新设计了电场分布的几何形状，用更合理的结构让同样的硅材料承载更高的电压。

二、工艺制成：深沟槽 + 外延填充，高难度的"地下工程"

2.1 超结的两种主流制造路线

超结MOS的制造，是半导体工艺里公认的高难度工艺之一。目前工业界主要有两条技术路线：

路线一：深沟槽刻蚀 + 外延填充（Deep Trench Etch + EPI Fill）
路线二：多次外延 + 注入（Multi-EPI + Multiple Implant）

我们重点讲第一条，因为它是制造高电压（600V以上）超结MOS的主流方案，也是工艺难度最高、最能体现半导体工程智慧的一条路线。

2.2 深沟槽+外延填充工艺——完整流程拆解

下面我们一步一步来看，深沟槽超结是怎么被"造"出来的：

Step 1：衬底准备

从一片N+ 硅衬底开始，厚度通常约700-800μm（这个厚度在后续会被减薄到约200μm左右）。硅片直径以8英寸为主。

在衬底上外延生长一层N- 漂移区外延层，厚度根据目标耐压决定——600V器件大约需要40-50μm的N-外延层。

这一步是基础，后面的P柱和N区都会建立在这层外延上。

Step 2：深沟槽刻蚀（Deep Trench Etch）

这是整个超结工艺最核心的步骤之一。

在N-外延层表面，用光刻定义出一排周期性的条纹掩模图形（周期约10-20μm），然后用**感应耦合等离子体刻蚀（ICP-RIE）**向下刻蚀出深而窄的沟槽。

沟槽深度：对于600V超结MOS，深度通常在30-40μm；700V器件可能需要50μm以上。

沟槽宽度：通常在3-8μm量级。

刻蚀的难点：

深宽比极高：深度40μm、宽度4μm，深宽比达到10:1以上，这对等离子体刻蚀的工艺窗口要求极为苛刻。
侧壁垂直度：沟槽侧壁必须接近90°垂直，偏差过大会导致后续填充不均匀或电场集中。
底部圆角控制：沟槽底部的圆角半径需要严格控制，因为电场在拐角处容易集中，底角过尖会提前击穿。
刻蚀选择比：在刻蚀硅的同时，要确保光刻胶或硬掩模的腐蚀速率足够低，不被提前消耗掉。

工业上常用Bosch工艺（也称为深硅刻蚀工艺）来实现高深宽比的深沟槽——它通过交替通入SF₆（刻蚀气体）和C₄F₈（钝化气体），在侧壁上交替形成钝化层和被刻蚀层，实现深而垂直的沟槽结构。

Step 3：P型柱外延填充（EPI Fill / Epitaxial Fill）

沟槽刻好后，下一步是往沟槽里填充P型硅。

这听起来简单——直接外延生长P型硅就行了——但实际操作要复杂得多。

填充的难点：

缺陷问题：在深宽比极大的沟槽里做外延生长，硅原子需要从沟槽底部或侧壁沉积并向中间延伸，如果工艺控制不好，容易在沟槽中上部形成空洞（Void）或晶格缺陷。
掺杂均匀性：P型杂质（通常是硼B）在沟槽内的分布必须均匀，不能出现中间浓、两端淡的情况。
应力问题：外延层和衬底之间存在热失配应力，如果应力过大，会导致硅片翘曲甚至崩边。

现代工艺通常采用HCl辅助的硅外延生长，在硅烷（SiH₄）或二氯硅烷（SiH₂Cl₂）气氛中加入盐酸（HCl），利用HCl的选择性刻蚀特性来抑制缺陷生长，让硅在沟槽内均匀填充。

填充完成后，P柱的顶面通常会略高于或平齐于周围的N-外延层表面，形成一个完整的PN交替结构。

Step 4：高温推进与电荷平衡激活

填充完P柱后，P型杂质的浓度分布通常是"中间浓、上下淡"的不均匀状态。需要进行高温退火推进（Drive-in Anneal），让硼原子向沟槽周围扩散得更均匀，同时让P柱和N区之间的耗尽层在高温下充分展开。

这一步的核心目的是：让P柱的净电荷量与相邻N区的净电荷量严格相等，这是实现电荷平衡、从而获得矩形电场的关键前提。

温度通常在1100-1200℃，时间数小时。如果电荷平衡被破坏——比如P柱比N区"重"了或"轻"了——电场的矩形分布就会出现偏差，器件的击穿电压会显著降低，甚至比传统MOS还差。

Step 5：体区（P-body）和栅结构制造

在P柱和N区形成的"桩基"之上，后续工艺与传统VD-MOS类似：

P-body注入：通过光刻和离子注入，在P柱和N区表面形成P-body区（抑制寄生NPN导通）
栅氧化：热氧化生长SiO₂栅氧化层，厚度约50-100nm
多晶硅栅： LPCVD沉积多晶硅栅，并进行掺杂和图形化
栅Sidewall：形成氧化硅侧墙，用于定义源区注入间距

Step 6：源区（N+）注入与金属化

N+源区注入：在P-body区表面注入砷（As）或磷（P），形成N+源区
P+接触注入：在源区旁注入硼，形成P+接触区，降低接触电阻
金属溅射：溅射铝合金（AlSi/Ti/Al），形成Source、Gate焊盘
钝化保护：PECVD沉积SiO₂/Si₃N₄保护层

2.3 多外延+注入路线简介

相对于深沟槽路线，第二种路线的思路更"温和"一些：

在N-外延层上交替生长N层和P层（每层厚度约1-3μm），交替生长10-20次，然后通过高温推进让各层之间的杂质横向扩散融合，最终形成周期性排列的P柱和N区。

这条路线的优点是工艺相对简单、不需要深沟槽刻蚀，但缺点是外延层数太多（20+层）、总厚度受限，更适合做600V以下的中低压超结MOS。

三、从半导体到电源：超结对DCDC性能的真实提升

3.1 导通电阻的革命性降低

这是超结MOS最核心的价值。

传统MOSFET中，漂移区电阻（Rdrift）在总Rsp中占比超过60%（高压器件甚至达80%）。超结结构通过把漂移区从"宽而长"变成"窄而短"，将Rdrift降低了5-10倍。

以600V/10A级别器件为例：

传统VD-MOS的Rds(on)：约800-1500mΩ（相同芯片面积）
超结MOS的Rds(on)：约80-200mΩ（相同芯片面积）

同等封装下，超结MOS的导通损耗可能是传统MOS的1/5甚至更低。在DCDC电源的满载效率曲线上，这个差距可能反映在0.5-2%的效率提升。

3.2 更快开关 + 更小磁件

超结MOS的漂移区更薄，除了降低导通电阻，还有另一个连锁好处：

更薄的漂移区 → 更小的结电容（Cgd、Cds）

更小的电容带来：

更低的栅电荷（Qg）：驱动损耗降低，开关频率可以更高
更快的开关速度：MOSFET在硬开关时从完全关闭到完全导通的时间更短
更小的开关损耗：每次开关的能量损失更少

这使得工程师可以在DCDC电源中选用更高的开关频率（从100kHz升级到300-500kHz），从而使用更小的电感和电容，最终实现整机体积缩小20-40%。

这是超结MOS给电源设计带来的最直接、最实在的工程价值。

3.3 芯片薄片化 → 封装更小

前面提到，600V超结MOS的漂移区只需约40μm，而传统MOS需要约60μm。这意味着在同样的晶圆上，超结MOS可以切出更多芯片，成本优势也随之而来。

同时，芯片可以减薄到更小的厚度（如200μm甚至150μm），支持更小尺寸的功率封装（如PDFN5×6、TO-Leadless等），助力电源的功率密度提升。

3.4 效率提升的完整逻辑链

我们来把逻辑链串一遍：

超结MOS结构
  → 电荷平衡 → 矩形电场 → 漂移区更薄
    → 导通电阻Rds(on) ↓↓（降低5-10倍）
    → 结电容（Cgd/Cds）↓↓（减少50%以上）
      → 开关速度 ↑ + 栅电荷Qg ↓
        → 开关损耗 ↓ + 驱动损耗 ↓
          → DCDC电源效率 ↑（满载+轻载均受益）
          → 开关频率 ↑ → 磁件体积 ↓ → 整机功率密度 ↑

综合效果：同等功率下，效率↑ 0.5-2%，体积↓ 20-40%

这就是超结MOS从半导体结构到电源系统性能提升的完整逻辑链。