VHDL设计一个延时机制

[vcar]

我想完成一次任务后固定延时XX个时钟周期，写的VHDL代码如下：

-- endofpacket传输任务完成
-- endofpacket_reg rising edge detection
process (CLK)
begin
if rising_edge(clk) then
endofpacket_reg2 <= endofpacket_reg;
end if;
end process;

process (CLK)
begin
if rising_edge(clk) then
if ((endofpacket_reg2 = '0') and (endofpacket_reg = '1')) then
if (delay_count < Trigger_Delay) then
delay_period <= '1';
else
delay_period <= '0';
end if;
end if;
end if;
end process;

process (CLK)
begin
if rising_edge(clk) then
if (delay_period = '1') then
delay_count <= delay_count + 1;
end if;
end if;
end process;

我想最后通过获取delay_period的下降沿获取延时完成信号。
代码不太对，实在想不透这样的延时机制怎么实现才好？

[seedundersnow]

process 应当是并行执行的，这样的状态机不应当用两个 process 吧？