vss连接非常慢

swfclyb 2006-02-06 03:02:30

vss6.0服务器为windows server 2003企业版
另外一台机器上的vss客户端(同版本)连接服务器时非常慢，但在2003本身的机器上没问题，是不是2003的问题
以前在2000上一点问题都没有
请问各位有没遇到过这样的问题

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lee_wei 2006-02-07

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2003系统下应该不会存在这问题
以前用过。是不是本身局域网的问题？

befree 2006-02-07

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网络或者防火墙什么的，VSS比较简单

共质心版图是单步减小大范围应力诱发失配最有效的技术。下图中的ABAB结构两个器件的质心没有完全对准，应避免使用。ABBA结构虽然需要加Dummy器件，但其可以很好的减小应力诱发失配的影响。当很多多晶电阻并排摆放时，在阵列边缘的电阻条会受到刻蚀速率变化的影响，电阻朝外的侧壁会很快刻蚀玩，朝内的边刻蚀速率很慢，中间的电阻没有向外的边缘，因此最终宽度会比其他电阻稍大。Dummy resistor添加到匹配电阻阵列的两端，以保证刻蚀的一致性。Dummy resistor的宽度可以比它们所保护的电阻小很多，但是dummy resistor和邻近电阻的间距必须与阵列中电阻的间距匹配。把dummy resistor接地可以消除所有静电调制的可能性。集成电路布局版图注意事项的详细资料说明更改原理图后一定记得check and save 完成每个cell后要归原点器件的个数是否和原理图一至（有并联的管子时注意）；各器件的尺寸是否和原理图一致。一般在拿到原理图之后，会对布局有大概的规划，先画器件，（器件之间不必用最小间距，根据经验考虑连线空间留出空隙）再连线。对每个器件的各端从什么方向，什么位置与其他物体连线必须先有考虑如果一个cell调用其它cell，被调用的cell的vssx，vddx，vssb，vddb如果没有和外层cell 连起来，尽量在布局低层cell时就连起来尽量用最上层金属接出PIN 接出去的线拉到cell边缘，布局时记得留出走线空间金属连线不宜过长；也不能太宽。太长或是太宽的时候由于金属应力的存在，工艺做的时候会发生形变，容易起翘电容一般最后画，在空档处拼凑，电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大，可以多个电容并联小尺寸的mos管孔可以少打一点管子的沟道上尽量不要走线多晶硅栅不能两端都打孔连接金属，栅上的孔最好打在栅的中间位置，一般打孔最少打两个，Contact面积允许的情况下，能打越多越好，尤其是input/output部分，因为电流较大。但如果contact阻值远大于diffusion则不适用。传导线越宽越好，因为可以减少电阻值，但也增加了电容值。连线接头处要重叠，画的时候将该区域放大可避免此错误。摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从器件上跨过去。 Text，PA等层只是用来做检查或标志用，不用于光刻制造。芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。 PAD与芯片内部cell的连线要从ESD电路上接过去。 Esd电路的SOURCE放两边，DRAIN放中间。 NWELL有一定的隔离效果，但对于高频的RF电路，采用深N阱效果较好。上拉P管的D/G均接VDD，S接PAD，下拉N管的G/S接VSS，D接PAD，P/N管起二极管的作用。关于匹配电路，放大电路不需要和下面的电流源匹配。但是对于差分电路，放大管要相互匹配，电流源也要相互匹配。使需要匹配的管子所处的光刻环境一样。匹配分为横向，纵向，和中心匹配。尺寸非常小的匹配管子对匹配画法要求不严格，4个以上的匹配管子，局部和整体都匹配的匹配方式最佳。在匹配电路的mos管左右画上dummy，用poly，poly的尺寸与管子尺寸一样，dummy与相邻的第一个poly gate的间距等于poly gate之间的间距。

解决方法: 断开网络连接,重新连接一下就ok了.

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