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双核CPU内部传输秘密测试 AMD不敌英特尔
http://hard.newhua.com/info/14385-1.htm
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pqmgumnq9n09za1kqbpp 2006-12-08
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我的板子是技嘉的 GA-6BXD，PCB 版本号 1.6，BIOS 更新到最新。跳线在 100MHz/5.0X，装上 2 只原装 OEM PIII500 CPU，Solt1 接口，开机能够认到 2 个 CPU，显示
INTEL 440BX CHIPSET
VCORE1=2.00V VCORE2=2.00V
INTEL PENTIUM III-MMX CPU 500MHz , 2 Processor(2)
<CPU2 ID=0636><PATCH ID=0035><CPU1 ID=0636><PATCH ID=0035>
Memory Testing... 1048576KB OK.
但是无论安装 WinNT 4.0 Win2000 Pro/Server WinXP 都不能识别 2 个 CPU，任务管理器只有 1 个，任务管理器的图表菜单中也没有每个CPU一个图表的选项。
请教这是怎么回事？
INTEL 440BX CHIPSET
VCORE1=2.00V VCORE2=2.00V
INTEL PENTIUM III-MMX CPU 500MHz , 2 Processor(2)
<CPU2 ID=0636><PATCH ID=0035><CPU1 ID=0636><PATCH ID=0035>
Memory Testing... 1048576KB OK.
但是无论安装 WinNT 4.0 Win2000 Pro/Server WinXP 都不能识别 2 个 CPU，任务管理器只有 1 个，任务管理器的图表菜单中也没有每个CPU一个图表的选项。
请教这是怎么回事？
chouchongchong 2006-11-15
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妈的，口水都把人淹了
都是些盲目崇拜的人，没前途
都是些盲目崇拜的人，没前途
Burnovtag 2006-11-01
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一般情况下都是：老王卖瓜，自卖自夸。测试中心收谁的钱多，就帮谁说话。
zhangkunming 2006-10-17
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忽悠`````
还把代码也带上来了```
还把代码也带上来了```
guolitie 2006-09-14
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看过了
只是代码看不懂
只是代码看不懂
lampson123 2006-08-14
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学习学习，呵呵，
Jiana 2006-08-13
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Intel和AMD的口水战打到这里来了！！
celineshi 2006-08-09
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谢谢楼上的，以后大家尽量把原文发上来，这样也方便大家阅读
zhangyaohong 2006-08-09
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帮搂主转贴，方便大家观赏
进入2006年，双核处理器普及的趋势已是势不可挡，各项测试均表明了双核处理器在多线程运算中的巨大优势，但在之前似乎还没有谁测试过两颗核心间的数据交换速度。
为了更好的了解这次测试，我们首先要了解一下双核处理器系统的数据交流方式。普通处理器在处理数据时均采用从内存读取数据，处理后再返回内存的路径，但对于双核处理器，这可能会产生一些矛盾，因为当一颗处理器对数据进行运算后，另一颗有马上读取的需求时，如果仍然通过系统总线交换数据，相比两颗核心直接交流，无疑增加了很大的延迟，极大影响处理数据的速度。
两颗核心直接交流，这决定于多核心处理器的独立性问题，因为两核心都在同一块die面上，如果仅通过CPU缓存而不是系统北桥总线交换数据的话，速度将大大加快。之前的一些评论也会将双核CPU的缓存看作完整的一块缓存，具体结果怎样，让我们来看一下测试结果
为了测试读取速度，我们为双核CPU准备了一个普通的数据块，进行双线程操作，每一条线程对应一颗逻辑CPU，其中一条线程对数据块进行两种操作：只读操作(数据块仅从内存传送至缓存)，修改操作(数据块从内存传送至缓存后进行修改)，接下来我们可以观察发生的情况，两种可能：
1.最近的待数据储存在系统内存和第二颗逻辑处理器的缓存中
2.最近的待处理数据仅储存于第二颗处理器的缓存中
因此，我们把第一条线程从内存读取数据的逻辑处理器定义为CPU1，将第二条线程的处理器定义为CPU2。
两条线程通过一条叫spin-wait的循环指令聚集起来，该指令可以保证数据传输中的最大速度并阻止其他线程的插入操作，测试中两条线程均允许在最高优先级上(THREAD_PRIORITY_REALTIME)。
为了准确测试第二条线程读操作中的延迟，我们使用了一条连接指针链：
// eax is the beginning of the data block
xor ebx, ebx // ebx <=0
xor edx,edx // edx <=0
………
and edx, eax // synchronization
mov eax, [eax+ebx]// a data read
N*{and ebx, edx} // delay to use the read data
and edx, eax // syncing the moment of use of the read data
mov eax, [eax+ebx] // using the read data; the next data read
N*{and ebx, edx}
and edx, eax
mov eax, [eax+ebx]
………
程序中N为延迟指令数值，测试中使用的数据块大小从 8KB到4094MB，因此我们可以了解从适合L1缓存大小的数据块到远远超出L1容量的数据块在数据处理中的结果。
测试对象：
AMD Athlon 64 X2
Two-Way AMD Opteron System
Intel Pentium D
Intel Pentium 4 (Prescott)
Intel Core Duo (Yonah)
Intel Conroe
AMD Athlon 64 X2
首先测试的是AMD的Athlon 64 X2 4400＋处理器，工作于2.2G，每核心独占1MB二级缓存，两颗物理核心通过系统请求界面（system request interface）相连，因此我们期待该处理器的逻辑核心间不需通过系统总线即可进行数据交流。
AMD Athlon 64 X2
Pic.1: AMD Athlon 64 X2. 顺序读取未修改数据
Pic.2: AMD Athlon 64 X2随即读取未修改数据
两幅图表明决定平均读取延迟的是延迟链的长度，图1中可以看到顺序读取中数据块的大小几乎对最小延迟没有任何影响，并且比预期多了50各周期的时间。这表明数据块传输时总是需要经过系统内存，50个时钟周期也不能被看做内存延迟，这应该是由在数据请求和载入之间的预读取而引起的。
图2的随机读取中现象更加有趣，最小延迟随着数据块的减小而缩短，尽管如此，随机读取中的80个周期延迟对于从缓存读取显然是太大了。
此外，我们还可以注意到，随着延迟指令链的延长，实际延迟也呈阶梯状上升，每一级10个周期，与X2 4400＋的倍频相同，这是巧合吗？后面我们可以看到答案。
进入2006年，双核处理器普及的趋势已是势不可挡，各项测试均表明了双核处理器在多线程运算中的巨大优势，但在之前似乎还没有谁测试过两颗核心间的数据交换速度。
为了更好的了解这次测试，我们首先要了解一下双核处理器系统的数据交流方式。普通处理器在处理数据时均采用从内存读取数据，处理后再返回内存的路径，但对于双核处理器，这可能会产生一些矛盾，因为当一颗处理器对数据进行运算后，另一颗有马上读取的需求时，如果仍然通过系统总线交换数据，相比两颗核心直接交流，无疑增加了很大的延迟，极大影响处理数据的速度。
两颗核心直接交流，这决定于多核心处理器的独立性问题，因为两核心都在同一块die面上，如果仅通过CPU缓存而不是系统北桥总线交换数据的话，速度将大大加快。之前的一些评论也会将双核CPU的缓存看作完整的一块缓存，具体结果怎样，让我们来看一下测试结果
为了测试读取速度，我们为双核CPU准备了一个普通的数据块，进行双线程操作，每一条线程对应一颗逻辑CPU，其中一条线程对数据块进行两种操作：只读操作(数据块仅从内存传送至缓存)，修改操作(数据块从内存传送至缓存后进行修改)，接下来我们可以观察发生的情况，两种可能：
1.最近的待数据储存在系统内存和第二颗逻辑处理器的缓存中
2.最近的待处理数据仅储存于第二颗处理器的缓存中
因此，我们把第一条线程从内存读取数据的逻辑处理器定义为CPU1，将第二条线程的处理器定义为CPU2。
两条线程通过一条叫spin-wait的循环指令聚集起来，该指令可以保证数据传输中的最大速度并阻止其他线程的插入操作，测试中两条线程均允许在最高优先级上(THREAD_PRIORITY_REALTIME)。
为了准确测试第二条线程读操作中的延迟，我们使用了一条连接指针链：
// eax is the beginning of the data block
xor ebx, ebx // ebx <=0
xor edx,edx // edx <=0
………
and edx, eax // synchronization
mov eax, [eax+ebx]// a data read
N*{and ebx, edx} // delay to use the read data
and edx, eax // syncing the moment of use of the read data
mov eax, [eax+ebx] // using the read data; the next data read
N*{and ebx, edx}
and edx, eax
mov eax, [eax+ebx]
………
程序中N为延迟指令数值，测试中使用的数据块大小从 8KB到4094MB，因此我们可以了解从适合L1缓存大小的数据块到远远超出L1容量的数据块在数据处理中的结果。
测试对象：
AMD Athlon 64 X2
Two-Way AMD Opteron System
Intel Pentium D
Intel Pentium 4 (Prescott)
Intel Core Duo (Yonah)
Intel Conroe
AMD Athlon 64 X2
首先测试的是AMD的Athlon 64 X2 4400＋处理器，工作于2.2G，每核心独占1MB二级缓存，两颗物理核心通过系统请求界面（system request interface）相连，因此我们期待该处理器的逻辑核心间不需通过系统总线即可进行数据交流。
AMD Athlon 64 X2
Pic.1: AMD Athlon 64 X2. 顺序读取未修改数据
Pic.2: AMD Athlon 64 X2随即读取未修改数据
两幅图表明决定平均读取延迟的是延迟链的长度，图1中可以看到顺序读取中数据块的大小几乎对最小延迟没有任何影响，并且比预期多了50各周期的时间。这表明数据块传输时总是需要经过系统内存，50个时钟周期也不能被看做内存延迟，这应该是由在数据请求和载入之间的预读取而引起的。
图2的随机读取中现象更加有趣，最小延迟随着数据块的减小而缩短，尽管如此，随机读取中的80个周期延迟对于从缓存读取显然是太大了。
此外，我们还可以注意到，随着延迟指令链的延长，实际延迟也呈阶梯状上升，每一级10个周期，与X2 4400＋的倍频相同，这是巧合吗？后面我们可以看到答案。
celineshi 2006-08-09
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楼主能不能把原文发上来？
cxxylce0 2006-08-09
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虽然内部 AMD 不行，可是外部 AMD 就牛了。Inter 是 533MHz，AMD 是 1000MHz
