SOI-FeFET：利用背栅偏压优化存储窗口与层间电场权衡

1. 项目概述与核心挑战

在嵌入式非易失性存储器（NVM）领域，铁电场效应晶体管（FeFET）因其与标准CMOS工艺兼容、单元结构简单（1T）以及潜在的低功耗优势，近年来备受关注。其核心原理是利用铁电材料（如掺杂的HfO₂）的极化反转来调制晶体管的阈值电压（Vth），从而实现“0”和“1”两种逻辑状态的存储。然而，从实验室走向大规模量产，FeFET面临着几个关键的性能瓶颈，其中存储窗口（Memory Window, MW）和层间电场（Interlayer Field, EIL）的权衡是核心矛盾。

存储窗口，简单说就是器件在编程（Program）和擦除（Erase）状态下的阈值电压差值。这个窗口越大，两种状态在读取时就越容易区分，这对于构建大规模、高可靠性的存储阵列至关重要。层间电场，则是指施加在铁电层与沟道之间的介电层（通常是SiON或SiO₂）上的电场强度。这个电场过强，会加速介电层的击穿和老化，严重损害器件的耐久性（Endurance）和可靠性。

在传统的体硅（Bulk）FeFET架构中，为了稳定铁电HfO₂所需的铁电相（正交相），通常采用氮化钛（TiN）作为栅电极的覆盖层（Capping Electrode），因为它能提供必要的机械应力约束。但TiN的功函数（Work Function, WF）约为4.8 eV，这与硅沟道之间形成了固有的内置电场。这个内置电场会导致铁电材料的电荷-电压（QFE-VFE）迟滞回线发生偏移，变得不对称。后果就是，在固定的读取电流下，我们实际能利用的有效存储窗口会缩小，同时，在编程操作（沟道处于积累区）时，层间电场会异常增高。

因此，一个理想的FeFET设计需要在最大化存储窗口和最小化层间电场之间找到最佳平衡点。过去，一种思路是寻找功函数更低的金属来替代TiN，但这往往“按下葫芦浮起瓢”：新金属可能无法提供稳定铁电相所需的应力，或者与HfO₂的界面特性变差，导致漏电增加、铁电性能（如剩余极化强度Pr）不稳定。这成了一个棘手的设计困局。

本项目探讨的SOI-FeFET架构，正是为了打破这一困局。通过在绝缘体上硅（Silicon-On-Insulator）衬底上构建FeFET，我们引入了一个全新的、独立的调控“旋钮”——背栅偏压（Back-Gate Bias, Vbg）。这个额外的自由度，允许我们在不改变前端栅极材料和工艺的前提下，通过调节Vbg来补偿或抵消由栅电极功函数引起的内置电场，从而对称化铁电回线，优化MW与EIL的权衡。这就像给一辆原本只有前轮驱动的汽车（Bulk FeFET）加上了后轮驱动（SOI的背栅），不仅动力分配更均衡，操控性（性能）也获得了提升。

2. 核心原理与架构对比解析

要理解SOI-FeFET的优势，我们必须先深入拆解其与传统体硅FeFET在物理机制和电学行为上的根本差异。

2.1 体硅FeFET的固有局限：功函数的“枷锁”

在体硅FeFET中，整个器件构建在统一的硅衬底上。其栅堆叠结构可以简化为金属-铁电-金属（MFM）电容与底层MOSFET的串联。TiN栅电极的高功函数（相对于硅）在铁电层中引入了一个固定的内置电场（Ebuilt-in）。这个电场的方向会使得铁电材料的极化更容易朝一个方向翻转，而阻碍向另一个方向的翻转。

从QFE-VFE特性曲线看，这表现为整个迟滞回线沿着电压轴发生了平移，不再以原点对称。在器件操作中，我们施加的编程/擦除电压（Vwrite）是幅值相等、方向相反的（例如+2.3V和-2.3V）。但由于回线不对称，在相同的写入电压幅度下，铁电层两端实际感受到的有效电压（VFE）并不对称。这导致两个存储状态对应的半导体表面电势（ψs）差异减小，即存储窗口MW被压缩。

更严重的是，这种不对称性在编程操作（负栅压，沟道积累）时被放大。此时，半导体电容（Cs）变得很大，大部分电压降在了铁电层和介电层上，使得介电层承受的电场（EIL）急剧升高。过高的EIL是导致器件退化和失效的主要因素之一。

2.2 SOI-FeFET的破局之道：背栅的“自由维度”

SOI-FeFET的结构关键，在于其沟道下方存在一层埋氧层（Buried Oxide, BOX），将导电沟道与体硅衬底隔离开来。下方的衬底成为一个独立的背栅。这使得我们能够通过施加背栅偏压Vbg，独立地调制沟道区域的电势和载流子分布。

其核心调控机制如下：

1. 电势调制：施加正的Vbg，可以在沟道底部感应出负电荷（电子），这等效于降低了沟道的整体电势。从能带角度理解，它使得沟道的费米能级更靠近导带。
2. 补偿内置电场：正是通过这种对沟道电势的调制，Vbg可以抵消或补偿由前栅TiN高功函数所引起的内置电场。当Vbg调整到特定值时（如论文中的5.8V），可以使得在正负编程电压下，铁电层感受到的净电场变得对称。
3. 对称化迟滞回线：补偿的结果是，铁电的QFE-VFE迟滞回线被“拉回”到对称位置。此时，在相同的读取条件下（固定电荷或电流），两个存储状态对应的阈值电压差值（即MW）达到最大。同时，由于回线对称，编程和擦除操作时的EIL峰值也会趋于一致并显著降低。

注意：背栅偏压Vbg仅在编程和擦除操作期间施加，在保持（Retention）和读取（Read）状态下通常可以关闭或置于固定电位，因此不会引入额外的静态功耗。这是SOI方案在功耗上的一个重要优势。

2.3 性能提升的量化对比

根据论文中的仿真数据，我们可以清晰地看到两种架构的优劣：

• 存储窗口（MW）：在Vwrite = ±2.3V条件下，使用TiN的体硅FeFET的MW为0.98V。通过优化背栅偏压（Vbg=5.8V），SOI-FeFET的MW提升至1.05V，提升了约7%。虽然绝对值提升看似不大，但在深亚微米器件中，几十毫伏的窗口提升对于提高读取信噪比和阵列规模至关重要。
• 最大层间电场（EILmax）：体硅FeFET在编程时的EILmax高达13.2 MV/cm。而SOI-FeFET在优化后，EILmax降至9.3 MV/cm，降幅接近30%。这个降低幅度极为显著，直接意味着介电层的可靠性压力大幅减轻，器件的耐久性有望得到数量级的提升。
• 工艺容差：体硅方案对栅电极功函数极其敏感，WF偏离最优值0.1eV就可能导致MW急剧下降和EIL飙升。而SOI方案中，MW在很宽的Vbg范围内（例如4V到7V）都能保持相对稳定。这极大地放宽了工艺制造的公差要求，提高了良率，是走向实际量产的关键优势。

3. 仿真建模与关键参数设定

为了严谨地评估和比较两种架构，本研究建立了一个基于物理的仿真框架。理解这个框架是复现和深入分析结果的基础。

3.1 铁电行为的建模：Preisach模型

铁电材料的极化翻转具有非线性和历史依赖性，不能用简单的电容模型来描述。本研究采用了Preisach模型来模拟铁电层的电荷-电压（QFE-VFE）特性。这个模型将铁电材料视为许多具有不同开关阈值的双稳态磁滞单元的集合，能够很好地模拟包括次回路（Minor Loop）在内的复杂磁滞行为，并捕捉极化翻转的历史依赖效应。

仿真中使用的铁电材料参数基于已发表的实验数据进行了校准：选用硅掺杂HfO₂（Si:HfO₂），其剩余极化强度（Pr）设定为9 μC/cm²，饱和极化强度（Ps）为9.5 μC/cm²。这里选择相对较低的Pr值是基于一个重要的工程权衡：更高的Pr虽然能带来更大的理论MW，但也会导致铁电层本身的和通过介电层耦合的退极化场（Depolarization Field）显著增强，后者会损害数据保持特性。因此，选用中等Pr值是在MW、可靠性和保持特性之间取得平衡的合理选择。

3.2 器件电学模型：等效电路法

将整个FeFET的栅堆叠（前栅）建模为一个MFM电容（代表铁电层）与一个包含介电层电容（CIL）和半导体沟道电容（Cs）的基线MOSFET电容的串联。这是分析FeFET静电学的经典方法。

关键方程与计算流程：

1. 电荷守恒：栅极施加的总电压（VGS）分配在铁电层电压（VFE）、介电层电压（VIL）和半导体表面电势（ψs）上：VGS = VFE + VIL + ψs。
2. 电容分压：VIL = QG / CIL，其中QG是栅极电荷。由于铁电层的非线性，QG与VFE的关系由Preisach模型给出，是一个复杂的函数。
3. 半导体电势：ψs由半导体表面电荷QG和背栅偏压Vbg（对于SOI）共同决定。需要通过求解泊松方程或使用紧凑模型来迭代计算。
4. 迭代求解：对于给定的VGS和Vbg，需要迭代求解QG、VFE、VIL和ψs，直到满足所有方程和铁电本构关系。这个过程决定了器件工作在铁电迟滞回线上的哪一点。

3.3 关键仿真参数设定

为了进行公平比较，体硅和SOI FeFET的核心参数设置保持一致，仅在结构上存在差异：

• 沟道掺杂：均设置为5.5 × 10¹⁸ cm⁻³。对于体硅，高掺杂是为了抑制短沟道效应和降低关态漏电。对于SOI，通常采用轻掺杂或本征沟道，但这里采用高掺杂是为了确保在编程操作（写入高Vth状态）时，有足够的栅致漏极泄漏（GIDL）电流为浮体提供空穴，这是SOI FeFET实现完全擦除所必需的机制。
• 介电层：选择SiON而非SiO₂。因为SiON的介电常数（~7.5ε0）高于SiO₂（~3.9ε0），在相同物理厚度下具有更大的电容（CIL）。根据EIL = VIL / TIL，在VIL一定时，更大的CIL意味着更小的VIL，从而直接降低了EIL。这是一个重要的材料优化选择。
• 铁电层厚度：典型的10nm量级，以确保足够的电场强度来翻转极化，同时保证工艺可行性。
• SOI结构参数：硅膜厚度和埋氧层（BOX）厚度是关键。论文提到，通过将BOX厚度减薄至~5nm，可以将优化的背栅偏压Vbg从5.8V降低至4V左右，这有利于降低驱动电压和功耗。

4. 优化策略与性能权衡的深度分析

有了模型和参数，我们就可以深入分析如何通过背栅偏压Vbg这个“旋钮”进行优化，以及它带来的性能提升的具体表现。

4.1 背栅偏压的优化过程

优化目标是：在给定的编程电压（Vwrite）下，找到使存储窗口（MW）最大、同时使最大层间电场（EILmax）最小的那个Vbg值。

这个过程可以通过仿真扫描来完成：

1. 固定前栅编程/擦除电压（例如Vwrite = ±2.3V）。
2. 扫描背栅偏压Vbg（例如从0V到8V）。
3. 对于每一个Vbg，执行完整的编程-擦除仿真循环，得到转移特性曲线（Id-Vg）。
4. 在固定的读取电流（如1μA）下，从转移曲线提取高、低阈值电压，其差值即为MW。
5. 同时，从仿真中提取编程和擦除操作中，介电层所承受的最大电场，即EILmax。
6. 绘制MW和EILmax随Vbg变化的曲线。

结果分析：仿真结果表明，MW和EILmax随Vbg的变化趋势并非单调。MW会先增大后趋于平缓，而EILmax（特别是编程时的峰值）会先显著下降，然后在一个较宽的Vbg平台区保持低位。那个使EILmax达到最低点，同时MW仍处于平台区高位的Vbg值，就是最优工作点（论文中为5.8V）。在这个点，铁电的QFE-VFE回线最为对称。

4.2 与不对称编程电压方案的对比

除了调整背栅，另一个直观的想法是：既然问题源于不对称，那我是否可以通过施加不对称的编程电压来补偿呢？即，使编程电压的绝对值大于擦除电压（|Vprog| > |Verase|）。

论文对此也进行了评估，结论是：背栅偏压方案优于不对称编程电压方案。

• 原因：存储窗口MW强烈依赖于写入电压的幅度。降低|Vprog|虽然可能降低编程时的EIL，但会直接导致铁电极化翻转不充分，使MW急剧下降。为了维持足够的MW，可能需要提高|Verase|，这又可能增加擦除侧的EIL或带来其他可靠性问题。
• 优势：背栅偏压Vbg的调节，本质上是调制了半导体沟道的初始电势，从而改变了铁电层感受到的净电场，实现了对迟滞回线“位置”的精细调控，而不需要改变驱动极化翻转的“力度”（写入电压幅度）。这提供了更独立、更灵活的控制维度。

4.3 对可靠性的潜在益处

SOI-FeFET的优化不仅提升了性能指标，更对器件可靠性有深远影响：

1. 提升耐久性（Endurance）：EILmax降低30%直接减少了介电层在每次编程/擦除循环中所承受的电应力，这能显著延缓介电层击穿和电荷陷阱的生成，从而提升器件能承受的编程/擦除循环次数。
2. 改善数据保持（Retention）：对称化的迟滞回线也意味着更低的最大退极化场（Edep）。退极化场是存储在铁电层中的极化电荷在介电层上感生的、试图使极化反转的电场。较低的Edep有助于极化状态的稳定，减少随时间推移的电荷泄漏，从而延长数据保存时间。
3. 降低写干扰（Write Disturb）：在存储阵列中，当对某一个单元进行写入时，同一字线或位线上的其他未选单元会承受一定的电压应力，这可能导致其存储状态发生意外翻转，即写干扰。更对称、更优化的操作点意味着单元状态在非理想电压下的稳定性可能更好，有助于设计更健壮的阵列操作方案。

5. 实操考量、挑战与未来展望

将SOI-FeFET从仿真和概念推向实际流片和产品，还需要解决一系列工程挑战。

5.1 工艺集成挑战

1. 高质量铁电HfO₂在SOI上的沉积与退火：SOI衬底的表层硅膜通常很薄（< 10nm），在后续的高温退火（用于激活铁电性）过程中，需要严格控制硅膜和埋氧层的热预算，防止硅膜再结晶质量变差或埋氧层界面态增多。铁电HfO₂的沉积工艺（如原子层沉积ALD）需要与超薄SOI衬底良好兼容。
2. 背栅接触与隔离：需要为背栅制作低阻欧姆接触，并确保其与前栅电路以及相邻器件之间良好的电隔离。这增加了工艺复杂度和芯片面积。
3. GIDL电流的精确控制：如前所述，SOI FeFET的编程（写入高Vth状态）依赖于GIDL效应为浮体提供空穴。GIDL电流对沟道掺杂、结区形状和栅氧厚度极其敏感。工艺波动可能导致GIDL电流不足（擦除不彻底）或过大（静态功耗增加），需要精细的器件设计和工艺控制。

5.2 电路设计与操作策略

1. 背栅偏压的生成与分配：需要额外的电荷泵或电压调节电路来产生所需的背栅偏压（如5.8V）。在存储阵列中，是全局共享一个背栅偏压，还是分区控制，需要在面积、功耗和控制灵活性之间权衡。全局施加最为简单，但可能无法针对每个芯片的工艺波动进行微调。
2. 读取方案的优化：SOI器件的浮体效应可能导致读取电流的瞬态波动。需要设计稳定的读取电路，例如采用预充电-感测（Precharge-Sense）架构，并仔细设定读取电压和时序，以避免误读。
3. 可靠性验证与模型：需要建立涵盖铁电疲劳、介电层经时击穿、热载流子注入以及SOI特有效应（如历史效应）的完整可靠性模型，用于指导电路设计和预测产品寿命。

5.3 未来技术演进方向

1. 与先进节点集成：SOI技术（如FDSOI）本身是22nm及以下节点的重要技术路径。将FeFET与FDSOI结合，可以同时利用背偏压对性能和功耗的调控能力，实现超低功耗的嵌入式NVM。已有研究展示了22nm FDSOI平台上FeFET的可行性。
2. 多级存储（MLC）：对称且宽阔的存储窗口是实现多级存储（每个单元存储多于1比特）的基础。SOI-FeFET通过Vbg优化获得的稳定、可调的MW，为MLC操作提供了更好的操作窗口和噪声容限。
3. 三维集成：未来可能探索将FeFET与三维堆叠技术结合。SOI衬底可以作为一层有源层，而背栅则可能由下层电路提供，实现更紧密的3D集成和异质集成。

SOI-FeFET架构为解决体硅FeFET在存储窗口和可靠性之间的根本矛盾提供了一条极具吸引力的路径。它通过引入背栅偏压这个额外的设计维度，实现了对器件电学特性的“微整形”，在不大幅改动前栅工艺的前提下，显著提升了性能与可靠性。尽管面临工艺集成和电路设计的新挑战，但其展现出的性能优势和与先进CMOS节点的天然亲和性，使其成为下一代嵌入式非易失性存储器强有力的候选者。对于器件工程师而言，深入理解其物理机制和优化方法，是驾驭这项技术的关键。