社区
嵌入开发(WinCE)
帖子详情
modelsim仿真时怎样查看主模块内部的寄存器值
chunfen2634161233
2015-11-14 10:30:19
imulate testbench后怎么查看主模块内的64bit寄存器的值
...全文
1076
2
打赏
收藏
modelsim仿真时怎样查看主模块内部的寄存器值
imulate testbench后怎么查看主模块内的64bit寄存器的值
复制链接
扫一扫
分享
转发到动态
举报
写回复
配置赞助广告
用AI写文章
2 条
回复
切换为时间正序
请发表友善的回复…
发表回复
打赏红包
chunfen2634161233
2015-11-14
打赏
举报
回复
求助各位大神
MIPS流水线CPU设计(武汉大学计算机学院专用)
本文围绕着指令执行过程中需经历的五个阶段,详细描述了处理器中各阶段的逻辑设计及其相关功能
模块
的设计。这五个阶段包括:取指令阶段IF,指令译码阶段ID,指令执行阶段EXE,存储器读写阶段MEM,
寄存器
写回阶段WB。相关
模块
包括:程序存储器imem,控制单元controller,
寄存器
堆regfile,算术逻辑单元alu,数据存储器dmem。在完成了CPU的整体逻辑设计后,通过
Modelsim
仿真
软件在所设计的CPU上运行了测试程序,测试输出波形表明了处理器逻辑设计的正确性。
32位MIPS单周期CPU设计(武汉东湖学院、武汉大学...)
用硬件描述语言(Verilog)设计单周期CPU,支持如下指令集: { lw,sw,addu,subu, ori, sll, srl, beq,bne } 用
仿真
软件
Modelsim
对汇编程序进行
仿真
测试. 1. 熟悉硬件描述语言(Verilog)和
仿真
软件
Modelsim
; 2. 用硬件描述语言(Verilog)设计程序计数器
模块
(PcUnit); 3. 用硬件描述语言(Verilog)设计指令存储器
模块
(IM); 4.用硬件描述语言(Verilog)设计
寄存器
模块
(GPR); 5.用硬件描述语言(Verilog)设计数据扩展
模块
(Extender); 6. 用硬件描述语言(Verilog)设计运算器
模块
(Alu); 7. 用硬件描述语言(Verilog)设计数据存储器
模块
(DMem); 8. 用硬件描述语言(Verilog)设计控制器
模块
(Ctrl); 9. 用硬件描述语言(Verilog)设计整机连接
模块
(Mips); 10.完成上述汇编程序的
仿真
调试。
LFSR.rar_ lfsr verilog_LFSR in verilog_LFSR verilog_LFSR 八位_vhdl
verilog实现的8阶伪随机序列发生器,文件包含了三种
主
要
模块
:控制
模块
,ROM
模块
,线性反馈移位
寄存器
(LFSR)
模块
。已经通过
modelsim
仿真
验证。
i2c verilog
用verilog描述的i2c代码 二线I2C CMOS串行EEPROM的设计是根据I2C协议,以及EEPROM AT24C02的datasheet来进行设计的。基于I2C的设计很多,归根到底是控制SDA线及SCL线来让设备间进行通信。它有固定的帧格式。本设计中Sda数据线与各
模块
是通过
寄存器
来进行数据的输入输出。EEPROM
模块
是进行行为级描述的,它是根据具体芯片来写的模拟逻辑,不可综合。EEPROM_WR是读写控制程序,是通过开关组合电路和控制
时
序电路组成的。开关组合电路其实就是选择在SDA及DATA上的数据,根据信号来选择输出。具体的控制
时
序电路就是一个状态机来完成。Signal
模块
是测试用的,以前只接触过一些简单的testbench,在这次实验中,由于testbench理解的不透彻,用
modelsim
仿真
的
时
候地址和数据线处于不定态,但是整个的
时
序是正确的。
fix_to_float32.v
用Verilog HDL编写的定点数转单精度浮点数的程序
模块
,
modelsim
仿真
和上板实验成功,在输出端口加了几个
寄存器
延
时
来匹配xilinx官方的输出
时
序,经测试和xilinx官方IP核
时
序基本保持一致。
嵌入开发(WinCE)
19,503
社区成员
41,569
社区内容
发帖
与我相关
我的任务
嵌入开发(WinCE)
硬件/嵌入开发 嵌入开发(WinCE)
复制链接
扫一扫
分享
社区描述
硬件/嵌入开发 嵌入开发(WinCE)
社区管理员
加入社区
获取链接或二维码
近7日
近30日
至今
加载中
查看更多榜单
社区公告
暂无公告
试试用AI创作助手写篇文章吧
+ 用AI写文章