VHDL与c++的问题

[scicos]

VHDL语言各位大虾都听说过吧？
我现在的工作是用C语言来翻译VHDL语言（姑且先这么说吧），就是可以使用C++语言来进行可以用硬件实现的算法的描述。VHDL语言中有一些专用的数据类型是C语言所没有的，所以第一部先在C++语言中定义一些新的数据类型。

VHDL语言中有如下描述7值逻辑的数据类型：
TYPE std_ulogic IS ( 'U', -- Uninitialized
'X', -- Forcing Unknown
'0', -- Forcing 0
'1', -- Forcing 1
'Z', -- High Impedance
'W', -- Weak Unknown
'L', -- Weak 0
'H', -- Weak 1
'-' -- Don't care
);
-------------------------------------------------------------------
-- unconstrained array of std_ulogic for use with the resolution function
-------------------------------------------------------------------
TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic;

-------------------------------------------------------------------
-- resolution function
-------------------------------------------------------------------
FUNCTION resolved ( s : std_ulogic_vector ) RETURN std_ulogic;
-------------------------------------------------------------------
-- *** industry standard logic type ***
-------------------------------------------------------------------
SUBTYPE std_logic IS resolved std_ulogic;
-------------------------------------------------------------------
-- unconstrained array of std_logic for use in declaring signal arrays
-------------------------------------------------------------------
TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;

都是高级语言，看懂上面这一段VHDL语言的描述应该不困难，其resolved是一个函数。

想请教各位有没有好的建议，在C++中如何定义这几个数据类型比较合适？

[seedundersnow]

你要做编译器或仿真器吗?

[scicos]

说来话长了，准确的说不是的。只是让用户能够用C++语言描述系统级的算法，然后再转为VHDL语言，进行仿真。听说过SystemC吗？类似。
所以要定义一些VHDL中有而C++中没有的数据类型，比如上面的逻辑向量。

[vcsongs]

我也正有此意. 一起讨论吧! my email: [e-mail]
我现在在做一个数字电路的仿真软件. 最初的想法也是直接"翻译" 准VHDL. 但后来方案难度比较大. 改了其它的方案... 主要是我的系统不需要仿真可编程器件内部. 所以采用了"翻译". EDA软件的网表. ... 能详细的说说吗? 我很感兴趣. 谢谢.