RTL8019发送中断

jiangjack 2008-07-30 05:10:58

我现在s3c44b0的板子上做网络协议栈的实验，网卡芯片是RTL8019AS，在进行中断接收时出现问题。在发送数据过程中也要产生中断，产生该发送中断之后就不能再发生接收中断。我在初始化将IMR设置为1。即只打开接收中断，但是还能产生发送中断，这是为什么？

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何日复西归 2008-08-05

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还要注意s3c44b0的中断控制器。在终端服务函数中，要对中断控制器进行操作。要是溢出不会死，只是覆盖了以前的数据，造成数据丢失。数据时我想给高层协议来解决吧

qiushi0823 2008-08-04

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关于中断标志位的设置，我这里有个疑问：
在网卡初始化时如果我执行reg07=0x01; //允许接收中断，那么当网卡接收到一个报文时会产生中断，但若发生溢出情况时会怎样呢？此时不会产生溢出中断，那么网卡会不会就死在这里了呢？

当产生溢出时，靠清ISR能解决溢出问题么？

a172537629 2008-07-31

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是不是有中断屏蔽，中断后自动屏蔽，要从新开？或者开关要从新开～！有点忘记了。

jiangjack 2008-07-31

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谢谢两位的提示，其实是我自己调试代码的问题，关掉发送中断后不再产生发送中断了。但是还有一点不太明白，就是发生一次发送中断后为什么就不能再产生接收中断？在发送中断响应中应该做什么处理才能让接收中断再次好用？谢谢高手指点！！！

a172537629 2008-07-31

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把中断全关～～只发送数据试试？
如果设置了，发送缓冲区发送完，是会发生中断。
8019用过，但是好长时间了。

popohei 2008-07-30

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读中断状态呀，看是什么原因引起中断。

Wake-On-LAN简称WOL或WoL，中文多译为“网上唤醒”、“远程唤醒”技术。WOL是一种技术，同时也是该技术的规范标准，它的功效在于让已经进入休眠状态或关机状态的计算机，透过局域网（多半为以太网）的另一端对其发令，使其从休眠状态唤醒、恢复成运作状态，或从关机状态转成引导状态。此外，与WOL相关的技术也包括远程下令关机、远程下令重启等相关的遥控机制。调试中通过向RTL8122F发送魔术包，使其产生中断，达到唤醒主机的目的。

Wake-On-LAN简称WOL或WoL，中文多译为“网上唤醒”、“远程唤醒”技术。WOL是一种技术，同时也是该技术的规范标准，它的功效在于让已经进入休眠状态或关机状态的计算机，透过局域网（多半为以太网）的另一端对其发令，使其从休眠状态唤醒、恢复成运作状态，或从关机状态转成引导状态。此外，与WOL相关的技术也包括远程下令关机、远程下令重启等相关的遥控机制。调试中通过向RTL8122F发送魔术包，使其产生中断，达到唤醒主机的目的。

Wake-On-LAN简称WOL或WoL，中文多译为“网上唤醒”、“远程唤醒”技术。WOL是一种技术，同时也是该技术的规范标准，它的功效在于让已经进入休眠状态或关机状态的计算机，透过局域网（多半为以太网）的另一端对其发令，使其从休眠状态唤醒、恢复成运作状态，或从关机状态转成引导状态。此外，与WOL相关的技术也包括远程下令关机、远程下令重启等相关的遥控机制。调试中通过向RTL8122F发送魔术包，使其产生中断，达到唤醒主机的目的。

Wake-On-LAN简称WOL或WoL，中文多译为“网上唤醒”、“远程唤醒”技术。WOL是一种技术，同时也是该技术的规范标准，它的功效在于让已经进入休眠状态或关机状态的计算机，透过局域网（多半为以太网）的另一端对其发令，使其从休眠状态唤醒、恢复成运作状态，或从关机状态转成引导状态。此外，与WOL相关的技术也包括远程下令关机、远程下令重启等相关的遥控机制。调试中通过向RTL8122F发送魔术包，使其产生中断，达到唤醒主机的目的。

RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、设计概述本板作为千兆机内帧的接收板，主要功能是接收千兆机内帧控制器输入的显示数据，经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、具体设计 3．1 SDRAM.SCH  使用一片86脚，TSOP封装的SDRAM  可以使用64M，128M的SDRAM。使用64M芯片时21脚（A11）NC  DQM[3:0]接地，CKE接3.3V电源 3．2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS（EPCS4）  25M时钟和RESET接PLL1的输入端  FPGA附加电路：FLASH，EEPROM，温度传感，天光亮度传感  FLASH的CS#接地，WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。千兆PHY地址为00001；百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3．3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片每个百兆芯片需要760mA工作电流 3．4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口，使用MEDIA选择管脚选择接口类型  引脚设置如下：信号类型信号名称引脚 IO 功能描述连接方式与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据，与RXC同步在100BASE-TX和RGMII模式下，只有RXD[3:0]有效经过排阻和FPGA相连（如图19） TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据，与GTXCLK同步在100BASE-TX和RGMII模式下，只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟，MAC提供的125M时钟，用于同步发数据 RX_ER 113 O RX_DV高，RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟，可以达到12.5M 与FPGA相连，与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出指示灯信号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时钟信号 XTALI 124 I 5421的外接25M参考时钟接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟，用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟，由XTALI倍频产生的125M时钟信号输出接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,

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