求教verilog秒表

2012-11-07 11:59:52 177 阅读 AI 写同款 · GEO 优化AI 选题数据监测一键分发 ›

[FPGA]Verilog 60s秒表计时器(最大可计时间为9min) [FPGA]Verilog 60s秒表计时器 1.引述这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块我们要实现一个秒表，自然要将实验板中的时钟脉冲clk分频为一个周期为1s的脉冲，已知小脚丫板子的晶... 阅读详情

求教大神：我现在写了一秒表
这是计数块（由于篇幅限制，秒，小时的计数省略）：
always@(negedge reset or posedge clk_out )
if(!reset)
begin
co[0]<=0;
Millisecond<=0;
end
else if( Millisecond==7'd99)
begin
co[0]<=1;
Millisecond<=7'd0;
end
else begin
co[0]<=0;
Millisecond<= Millisecond+7'd1;
end
下面这个是存数模块：（即每来一个POS记一个人的时间，只记三个人的时间）
always@(posedge POS or negedge reset)
if(!reset)
begin
M<=2'd0;
Memory[0]<=0;
Memory[1]<=0;
Memory[2]<=0;
end

else if( M==2'd0)
begin
Memory[0]<={Hour, Minute,Second,Millisecond};
M <= M+2'd1;
end
else if( M==2'd1)
begin
Memory[1]<={Hour, Minute,Second,Millisecond};
M <= M+2'd1;
end
else if( M==2'd2)
begin
Memory[2]<={Hour, Minute,Second,Millisecond};
M <= 2'd0;
end
else
M<=2'd0;

下面是显示计数模块（即每摁一次SHOW，显示一次成绩）

always@(posedge SHOW or negedge reset )
if(!reset)
SH<=2'd0;
else if(SH==2'd0)
begin
{Hour, Minute,Second,Millisecond}<= Memory[0];
SH<= SH+2'd1;
end
else if(SH==2'd1)
begin
{Hour, Minute,Second,Millisecond}<= Memory[1];
SH<=SH+2'd1;
end
else if(SH==2'd2)
begin
{Hour, Minute,Second,Millisecond}<= Memory[2];
SH<= 2'd0;
end
else
SH<=2'd0;
endmodule
。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
问题是用赛灵思ISE综合是不能在两个always块中对同一变量赋值（即Hour, Minute,Second,Millisecond），该怎么改代码呢？

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