DSP DDR3数据刷不进L2 CACHE

[平姐]

板子为TI C66X系列DSP
现象：外设将数据写入DSP板子的DDR3内存段A上，DSP核要提取A中的数据进行处理，提取时其做法应该是core <- L1 CACHE <- L2 CACHE <- DDR3内存A;由于L1 CACHE <- L2 CACHE其 coherence有DSP硬件维护，所以程序设计者需要做的就是在DSP核提取A中数据进行处理之前CACHE_invL2（“内存段A”）; 这么设计之后，DSP核提取时并不是内存段A中数据（DDR3 内存段A值并未被更改），而是L2 CACHE中另一段数据。这是为何？PS:单核处理，不存在其他核更改内存段A的情况，无中断。且CACHE操作符合规范。 求大大们指点，谢谢。在线等。。。