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Verilog的数模转换芯片的驱动程序
XXAC97
2018-07-25 03:48:13
大家好,小弟是个新手,最近在做一个基于Verilog的AD5754数模转化芯片的驱动检验程序。由于以前没有这方面的经验,感觉根本无从下手,问过很多人都说很简单,但是都说泛泛而谈,想请问大家具体步骤应该怎么做,要分哪些步骤。在这里先行谢过大家了。
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Verilog的数模转换芯片的驱动程序
大家好,小弟是个新手,最近在做一个基于Verilog的AD5754数模转化芯片的驱动检验程序。由于以前没有这方面的经验,感觉根本无从下手,问过很多人都说很简单,但是都说泛泛而谈,想请问大家具体步骤应该怎么做,要分哪些步骤。在这里先行谢过大家了。
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源码Quartus工程文件,可供学习设计参考。 odule top(en,clk,reset,data,sync,da_clk,DIN,done); input en; input clk; input reset; input [31:0]data; output sync; output da_clk; output DIN; output done; reg [31:0]temp; reg sync_r; reg da_clk_r; reg DIN_r; reg done_r; reg [7:0]cnt; reg [7:0]i; always@(posedge clk or negedge reset) if(!reset) begin i<=8'd0; sync_r<=1'b1; da_clk_r<=1'b0; cnt<=8'd0; done_r<=1'b0; end else if(en) case(i) 0:begin temp<=data;i<=i+1'b1;done_r<=1'b0;end 1:begin if(cnt==0)sync_r<=1'b1; if(cnt==4-1)begin cnt<=0;i<=i+1;sync_r<=1'b0;end else cnt<=cnt+1'b1; end 2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25: begin if(cnt==0)begin DIN_r<=temp[25-i];da_clk_r<=1'b1;end if(cnt==2-
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