phy芯片的接收时钟发送时钟是怎么产生的？

守护000 2020-06-28 11:33:46

我看手说接收时钟和发送时钟都是PHY本身产生的，可是PHY怎么产生时钟呢？PHY有自己的晶振？

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许闪闪丶 2020-06-28

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他也需要外供时钟，一般就是25M，然后根据需要和配置自己内部会倍频的

老皮芽子 2020-06-28

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以太网 PHY 需要 25/50 MHz 的时钟，MII/RMII 需要的时钟不同，有些厂家的芯片 RMII 需要50M的时钟。

RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、设计概述本板作为千兆机内帧的接收板，主要功能是接收千兆机内帧控制器输入的显示数据，经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、具体设计 3．1 SDRAM.SCH  使用一片86脚，TSOP封装的SDRAM  可以使用64M，128M的SDRAM。使用64M芯片时21脚（A11）NC  DQM[3:0]接地，CKE接3.3V电源 3．2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS（EPCS4）  25M时钟和RESET接PLL1的输入端  FPGA附加电路：FLASH，EEPROM，温度传感，天光亮度传感  FLASH的CS#接地，WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。千兆PHY地址为00001；百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3．3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片每个百兆芯片需要760mA工作电流 3．4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口，使用MEDIA选择管脚选择接口类型  引脚设置如下：信号类型信号名称引脚 IO 功能描述连接方式与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据，与RXC同步在100BASE-TX和RGMII模式下，只有RXD[3:0]有效经过排阻和FPGA相连（如图19） TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据，与GTXCLK同步在100BASE-TX和RGMII模式下，只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟，MAC提供的125M时钟，用于同步发数据 RX_ER 113 O RX_DV高，RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟，可以达到12.5M 与FPGA相连，与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出指示灯信号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时钟信号 XTALI 124 I 5421的外接25M参考时钟接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟，用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟，由XTALI倍频产生的125M时钟信号输出接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,

Cyclone10 FPGA读12位ADC芯片AD9226以太网数据传输例程Verilog源码Quartus17.1工程文件+文档资料，FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module ad_ethernet ( input clk_50m, input rst_n, output ad9226_clk_ch0, input[11:0] ad9226_data_ch0, //千兆以太网接口信号 output e_reset, output e_mdc, //MDIO的时钟信号，用于读写PHY的寄存器 inout e_mdio, //MDIO的数据信号，用于读写PHY的寄存器 output [3:0] rgmii_txd, //RGMII 发送数据 output rgmii_txctl, //RGMII 发送数据有效信号 output rgmii_txc, //125Mhz ethernet rgmii tx clock input [3:0] rgmii_rxd, //RGMII 接收数据 input rgmii_rxctl, //RGMII 接收数据有效信号 input rgmii_rxc, //125Mhz ethernet gmii rx clock output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data ); parameter MEM_DATA_BITS = 16; //e

dm9000最详细的中文数据手册最全的中文 DM9000A数据手册目录 1. 概述 5 2. 模块图 5 3. 特性 5 4. 引脚配置 6 4.1（16位模式） 6 4.2（8位模式） 7 5. 引脚描述 7 5.1处理器接口 7 5.1.1 8位模式引脚 8 5.2 EEPROM接口 8 5.3时钟引脚 9 5.4 LED接口 9 5.5 10/100 PHY/Fiber 9 5.6其他 10 5.7电源引脚 10 5.8捆绑引脚列表（Strap pins table） 10 6. 控制和状态寄存器列表 10 6.1网络控制寄存器（NCR） 12 6.2网络状态寄存器（NSR） 13 6.3发送控制寄存器（TCR） 13 6.4数据包1发送状态寄存器1（TSR I） 13 6.5数据包2发送状态寄存器2（TSR II） 14 6.6接收控制寄存器（RCR） 14 6.7接收状态寄存器（RSR） 15 6.8接收溢出计数寄存器（ROCR） 15 6.9背压阈值寄存器（BPTR） 15 6.10流控制阈值寄存器（FCTR） 16 6.11接收/发送流控制寄存器（RTFCR） 16 6.12 EEPROM与PHY控制寄存器（EPCR） 17 6.13 EEPROM与PHY地址寄存器（EPAR） 17 6.14 EEPROM与PHY数据寄存器（EPDRL/EPDRH） 18 6.15唤醒控制寄存器（WCR） 18 6.16物理地址（MAC）寄存器（PAR） 18 6.17多播地址寄存器（MAR） 19 6.18通用目的控制寄存器（GPCR） 19 6.19通用目的寄存器（GPR） 19 6.20 TX SRAM读指针地址寄存器（TRPAL/TRPAH） 20 6.21 RX SRAM写指针地址寄存器（RWPAL/RWPAH） 20 6.22厂家ID寄存器（VID） 20 6.23产品ID寄存器（PID） 20 6.24芯片版本寄存器（CHIPR） 20 6.25发送控制寄存器2（TCR2） 20 6.26操作测试控制寄存器（OCR） 21 6.27特殊模式控制寄存器（SMCR） 21 6.28即将发送控制/状态寄存器（ETXCSR） 22 6.29校验和控制寄存器（TCSCR） 22 6.30接收校验和控制状态寄存器（RCSCSR） 22 6.31内存数据预取读命令寄存器（地址不加1）(MRCMDX) 23 6.32内存数据读命令寄存器（地址不加1）(MRCMDX1) 23 6.33内存数据读命令寄存器（地址加1）(MRCMD) 23 6.34内存数据读地址寄存器（MRRL/ MRRH） 23 6.35内存数据写命令寄存器（地址不加1）(MWCMDX) 23 6.36内存数据写命令寄存器（地址加1）(MWCMD) 24 6.37内存数据写地址寄存器（MWRL/ MWRH） 24 6.38发送数据包长度寄存器（TXPLL/TXPLH） 24 6.39中断状态寄存器（ISR） 24 6.40中断屏蔽寄存器（IMR） 24 7．EEPROM格式 25 8．PHY寄存器描述 26 8.1基本模式控制寄存器（BMCR） 27 8.2基本模式状态寄存器（BMSR） 28 8.3 PHY ID标识符寄存器#1（PHYID1） 29 8.4 PHY ID标识符寄存器#2（PHYID1） 29 8.5自动协商通知寄存器（ANAR） 30 8.6自动协商连接对象寄存器（ANLPAR） 31 8.7自动协商扩展寄存器（ANER） 32 8.8 DAVICOM指定配置寄存器（DSCR） 33 8.9 DAVICOM指定配置和状态寄存器（DSCSR） 34 8.10 10BASE-T配置/状态（10BTCSR） 36 8.11掉电控制寄存器（PWDOR） 36 8.12指定配置寄存器（SCR） 37 9. 功能描述 38 9.1 主机接口（HI） 38 9.2 直接内存访问控制（DMAC） 38 9.3 数据包发送（PT） 38 9.4 数据包接收（PR） 39 9.5 100Base-TX操作 39 9.5.1 4B5B编码器 39 9.5.2扰频器（Scrambler） 39 9.5.3 并--串转换 39 9.5.4 NRZ码到NRZI码转换 39 9.5.5 NRZI码到MLT-3码转换 39 9.5.6 MLT-3驱动 40 9.5.7 4B5B编码 40 9.6 100Base-TX接收器 40 9.6.1 信号检测 41 9.6.2 自适应补偿 41 9.6.3 MLT-3到NRZI解码 41 9.6.4 时钟复原模块 41 9.6.5 NRZI 到NRZ 41 9.6.6 串－并转换 41 9.6.7 扰频器 41 9.6.8 编码组对齐模块 42 9.6.9 4B5B解码 42 9.7 10Base-T操作 42 9.8 冲突检测 42 9.9 载波检测 42 9.10 自动协商 42 9.11 省电模式 42 9.11.1 掉电模式 43 9.11.2 降低发送损耗模式 43 10 DC与AC电器特性 43 10.1 最大绝对额定值 43 10.1.1 工作条件 43 10.2 DC电器特性（VDD=3.3V） 44 10.3 AC电器特性与时序 44 10.3.1 TP接口 44 10.3.2 晶振/振荡时钟 44 10.3.3 I/O读时序 45 10.3.4 I/O写时序 45 10.3.5 EEPROM接口时序 46 11应用说明 46 11.1网络接口信号接线 46 11.2 10Base-T/100Base-TX自动MDIX应用 47 11.3 10Base-T/100Base-TX无自动MDIX变压器应用 47 11.4电源退偶电容 47 11.5地平面布局 48 11.6电源平面分割 49 11.7铁氧体磁珠选择指导 50 11.8晶振选择指导 50 12封装信息 50 13订购信息 52

1. 关于使用外设库和芯片选择需定义USE_STDPERIPH_DRIVER和STM32F40_41xxx 具体在stm32f4xx.h定义或者Target Options里配置 2. 关于时钟配置本工程外部晶振使用8M 因此需要修改外部晶振以及PLL相关的宏定义 stm32f4xx.h里配置 #define HSE_VALUE ((uint32_t)8000000) system_stm32f4xx.c里配置 #define PLL_M 8 3. 移植lwip,无RTOS 第一步, ETH_MAC_DMA的初始化,PHY芯片的初始化,这里在工程f407_eth里测试第二步, 添加lwip文件 src里是lwip官方库里的文件: lwip-1.4.1\src port里的是st官方的移植文件: STM32F4x7_ETH_LwIP_V1.1.1\Utilities\Third_Party\lwip-1.4.1\port\STM32F4x7 移植网络应用文件: STM32F4x7_ETH_LwIP_V1.1.1\Project\Standalone\udp_echo_client 第三步, 修改部分文件 main.h 改为 net_config.h 配置IP/MAC/NETMASK/GW/DHCP等这里不使用DHCP 无操作系统时需要初始化systick来给lwip作时基,在main函数里初始化,并实现SysTick_Handler ethernetif.c是无RTOS时需要移植的文件(st已经弄好了),其实就是初始化、发送、接收

英国光网络芯片制造商Phyworks日前宣布，在其成功的电色散补偿(EDC)芯片的基础上，又推出业界首款10G线性TIA PHY1090，从而使得10G光模块信号接收端能顺利达到IEEE 10GBASE-LRM标准。在此之前，Phyworks已推出PHY1060——一款用CMOS工艺设计制造带时钟校正的电色散补偿芯片。PHY1090的推出使得Phyworks成为业界唯一能提供LRM收发模块接收端全套EDC方案的厂家。Phyworks表示，尽管有竞争厂家也围绕LRM标准在设计相关芯片，但所有厂家都忽略了高性能的EDC对高线性TIA的依赖，或认为寻找相关TIA是模块厂家的事，没有必要设计

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