什么是时钟抖动？解答解答

weixin_28738153 2021-09-16 15:35:10

什么是时钟抖动？

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weixin_38498942 2021-09-16

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时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为 0 的平均变量。

在您设计时钟电路时是否仅仅因为某些方法在过去一直沿用，所以就采用它呢？或者您曾经使用过某个器件仅仅是因为其他设计中使用了它？这种现象在如今的设计中经常出现，特别是在时钟发生和分发电路中。本书是由工程师们编写的，目标读者是那些希望用最好的方法设计时钟电路的工程师。它重点讲述高速数字设计中时钟发生和分发电路的实施。本书材料是从许多经过时间检验的设计方案中挑选出来的，同时还对可满足更快的时钟频率需要的新技术进行了介绍。

问题：在使用多个时钟时，如何改善系统性能？　　回答：在使用同一时钟源产生多个时钟时，一个常见的问题是噪声，通常表现为存在于噪底之上的杂散，这是因为单一时钟源被倍频或分频为多个时钟。偏移各时钟的相邻沿可以降低噪声杂散，或者完全消除杂散，这具体取决于系统的时序裕量。这一现象是一个时间变量系统，其中时钟信号的破坏与时域中的干扰位置相关。干扰位置是固定的，因此时钟的破坏程度与干扰的幅度成比例，就像在线性系统中一样。　　让我们以时钟发生器A D 9 5 1 6的两路输出为例加以说明。一路100MHz输出连接到一个A D C ，另一路2 5 M H z 输出( 1 / 4×f fSAMPLE)为

时钟同步，用于工业分布式网络当中个计算机之间的时间同步。

用fpga实现的高精度的数字时钟，用verilog编写的，但是有的地方出现了问题，望高手不吝赐教啊

安森美半导体推出用于电信、网络和消费应用的PureEdge（tm）高性能时钟产生器件.pdf

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